一种可视化的信号仿真实验系统及操作方法

    公开(公告)号:CN115083234B

    公开(公告)日:2023-04-25

    申请号:CN202210514840.4

    申请日:2022-05-11

    Abstract: 本发明涉及信号仿真、数字通信技术领域,解决了电子信息类实验课程不能很好地发挥其加深理论理解以及指导硬件设计的技术问题,尤其涉及一种可视化的信号仿真实验系统,包括:编码模块用于产生扩频通信系统信号以及进行编码操作;调制模块用于将所述编码模块产生的扩频通信系统数字信号转换为模拟信号;程序封装模块用于将通过所述编码模块编码操作产生的程序编译封装为可执行文件。本发明达到了为普通高校学生加深对数字通信系统理论的理解和指导硬件设计提供帮助的目的,具有模块化、可视化等特性,可对于理论知识掌握程度不同的学生采用不同的实验形式,可以加深扩频通信系统的理论理解和指导硬件设计。

    一种微弱二进制相移键控信号盲检测的方法及装置

    公开(公告)号:CN111464268A

    公开(公告)日:2020-07-28

    申请号:CN202010556788.X

    申请日:2020-06-18

    Abstract: 本发明提供一种微弱二进制相移键控信号盲检测的方法及装置,所述方法包括:确定用于微弱二进制相移键控信号盲检测的信号频段范围;确定子通道个数n,为每个子通道配置一个与该子通道对应的Duffing系统;将待盲检测的信号输入每个子通道,通过各子通道的滤波器,将待盲检测的信号分解为待盲检测的子频段信号;对各子通道对应的Duffing系统的输出进行S变换,获得各子通道Duffing系统的输出包络;检测各子通道对应的Duffing系统的输出是否存在间歇性混沌状态,以判断是否存在微弱二进制相移键控制信号。根据本发明的方案,降低了微弱二进制相移键控信号的盲检测难度。

    一种可视化的信号仿真实验系统及操作方法

    公开(公告)号:CN115083234A

    公开(公告)日:2022-09-20

    申请号:CN202210514840.4

    申请日:2022-05-11

    Abstract: 本发明涉及信号仿真、数字通信技术领域,解决了电子信息类实验课程不能很好地发挥其加深理论理解以及指导硬件设计的技术问题,尤其涉及一种可视化的信号仿真实验系统,包括:编码模块用于产生扩频通信系统信号以及进行编码操作;调制模块用于将所述编码模块产生的扩频通信系统数字信号转换为模拟信号;程序封装模块用于将通过所述编码模块编码操作产生的程序编译封装为可执行文件。本发明达到了为普通高校学生加深对数字通信系统理论的理解和指导硬件设计提供帮助的目的,具有模块化、可视化等特性,可对于理论知识掌握程度不同的学生采用不同的实验形式,可以加深扩频通信系统的理论理解和指导硬件设计。

    基于行为相似模型的容滞网络端到端时延改善方法及装置

    公开(公告)号:CN111510385A

    公开(公告)日:2020-08-07

    申请号:CN202010556792.6

    申请日:2020-06-18

    Abstract: 本发明提供一种基于行为相似模型的容滞网络端到端时延改善方法及装置,所述方法包括:将容滞网络应用场景映射在地图上,将地图划分区域;设置初始化时间,计算并记录容滞网络的各节点在初始化时间内对各区域的访问频率,每个节点保留全部区域的权重值向量表;获取所述容滞网络中两个节点进入到对方的通信范围的节点对,所述节点对包括进入到对方的通信范围的两个节点;进入节点对的散发阶段;判断该节点对中是否有节点的报文副本数为1,若有,进入等待阶段。根据本发明的方案,能够获得容滞网络(DTN)中报文递交概率高、减少递交延迟的效果。

    一种基于FPGA的多边沿抽头延迟线型TDC编码器及其实现方法

    公开(公告)号:CN118611677B

    公开(公告)日:2024-11-26

    申请号:CN202411068381.7

    申请日:2024-08-06

    Abstract: 本发明提出一种基于FPGA的多边沿抽头延迟线型TDC编码器及其实现方法,属于时间数字转换技术领域。所述编码器包括:多跳变沿检测模块、分离模块、粗位置计数模块、模糊区域计数模块、累加模块以及数据使能检测模块。跳变沿检测模块将温度计码转换成独热码;分离模块对独热码进行移位处理以生成移位独热码,并结合温度计码生成分立模糊区域计数;粗位置计数模块根据移位独热码统计粗位置计数结果;模糊区域计数模块根据分立模糊区域计数统计模糊区域计数结果;累加模块将粗位置计数结果和模糊区域计数结果进行累加;数据使能检测模块从累加结果中获取解码结果并确定标志信号。本发明能够有效提升时间测量精度。

    基于行为相似模型的容滞网络端到端时延改善方法及装置

    公开(公告)号:CN111510385B

    公开(公告)日:2020-09-25

    申请号:CN202010556792.6

    申请日:2020-06-18

    Abstract: 本发明提供一种基于行为相似模型的容滞网络端到端时延改善方法及装置,所述方法包括:将容滞网络应用场景映射在地图上,将地图划分区域;设置初始化时间,计算并记录容滞网络的各节点在初始化时间内对各区域的访问频率,每个节点保留全部区域的权重值向量表;获取所述容滞网络中两个节点进入到对方的通信范围的节点对,所述节点对包括进入到对方的通信范围的两个节点;进入节点对的散发阶段;判断该节点对中是否有节点的报文副本数为1,若有,进入等待阶段。根据本发明的方案,能够获得容滞网络(DTN)中报文递交概率高、减少递交延迟的效果。

    一种基于FPGA的多周期平均抽头延迟线型TDC实现方法和系统

    公开(公告)号:CN119247724A

    公开(公告)日:2025-01-03

    申请号:CN202411403450.5

    申请日:2024-10-09

    Abstract: 本申请公开了一种基于FPGA的多周期平均抽头延迟线型TDC实现方法和系统,涉及数字化测量技术领域,解决了多个通道进位链资源进行高精度的细时间测量时,导致多扇出问题,布线的稳定性降低,不利于时序收敛的技术问题;包括:抽头延迟链模块为一条长延迟抽头延迟线;用于生成与单沿HIT信号对应的一组温度计码;编码模块用于生成与温度计码对应的二进制码;边缘检测模块用于生成N个延时周期对应的二进制编码和对应的标志信号;非线性修正模块:获取一组叠加二进制编码;根据叠加二进制编码在查找表中查找,得到对应的细时间;本申请不存在多扇出的问题,不会影响FPGA布线的稳定性和时序收敛,同时显著提升细时间测量的RMS精度。

    一种基于FPGA的多边沿抽头延迟线型TDC编码器及其实现方法

    公开(公告)号:CN118611677A

    公开(公告)日:2024-09-06

    申请号:CN202411068381.7

    申请日:2024-08-06

    Abstract: 本发明提出一种基于FPGA的多边沿抽头延迟线型TDC编码器及其实现方法,属于时间数字转换技术领域。所述编码器包括:多跳变沿检测模块、分离模块、粗位置计数模块、模糊区域计数模块、累加模块以及数据使能检测模块。跳变沿检测模块将温度计码转换成独热码;分离模块对独热码进行移位处理以生成移位独热码,并结合温度计码生成分立模糊区域计数;粗位置计数模块根据移位独热码统计粗位置计数结果;模糊区域计数模块根据分立模糊区域计数统计模糊区域计数结果;累加模块将粗位置计数结果和模糊区域计数结果进行累加;数据使能检测模块从累加结果中获取解码结果并确定标志信号。本发明能够有效提升时间测量精度。

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