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公开(公告)号：CN108173521B
公开(公告)日：2021-06-15
申请号：CN201810060252.1
申请日：2018-01-22
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明提供一种基于电荷泵结构的低功耗残差放大器，其第一开关的一端作为第一输入端，连接第一差分输入信号，另一端连接第一电容的上极板；第二开关的一端连接第一电容的上极板，另一端连接第二电容的上极板；第三开关的一端作为第二输入端，连接第二差分输入信号，另一端连接第一电容的下极板；第四开关的一端作为第三输入端，连接第二差分输入信号，另一端连接第二电容的下极板；第五开关的一端作为第四输入端，连接第一差分输入信号，另一端连接第一电容的下极板；第六开关的一端连接第一电容的上极板，另一端连接第二电容的下极板；第二开关与第二电容上极板的连接节点作为输出端。本发明可以在降低功耗的同时降低模数转换器设计难度。
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公开(公告)号：CN105070318B
公开(公告)日：2019-01-11
申请号：CN201510475929.4
申请日：2015-08-06
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明公开一种应用于逐次逼近型模数转换器的高速移位寄存器，包括第一D触发器单元、第二D触发器单元和开关阵列K1、K2、…、KN；第一D触发器单元包括1个D触发器DFF0和N‑1个D触发器DFF1，DFF0的复位端和每个DFF1的复位端接采样控制信号，所有D触发器的时钟端与比较器的使能信号相连，DFF0的输入端接地，输出信号Q1接第一个DFF1的输入端并控制开关K1，第一个DFF1的输出信号Q2接第二个DFF1的输入端并控制开关K2，以此类推；第二D触发器单元包括N个D触发器DFF1，每个DFF1的复位端接采样控制信号，时钟端一一通过开关K1～KN与与非门输出信号连接，输入端一一通过开关K1～KN与比较器输出驱动电路的输出信号连接。本发明有效压缩传统结构带来的延迟时间较长的问题。
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公开(公告)号：CN107395204A
公开(公告)日：2017-11-24
申请号：CN201710719499.5
申请日：2017-08-21
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明提供一种基于被动残差传递的Flash-SAR结构ADC，包括电容阵列、比较器阵列、用于切换电容阵列基准电压的电容阵列切换开关阵列和用于控制电容阵列的次逼近寄存器逻辑控制电路；本发明综合利用了Flash结构ADC速度快和SAR结构ADC功耗低的优点，和传统的Flash结构ADC相比，比较器个数明显减小，充分发挥了Flash结构在低精度量化结构中的高速优点，本发明结构简单，没有功耗损失，提高了转换时间，本发明中的结构功耗和版图面积相较于传统结构的ADC明显减小，同时速度增加。
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公开(公告)号：CN105070318A
公开(公告)日：2015-11-18
申请号：CN201510475929.4
申请日：2015-08-06
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明公开一种应用于逐次逼近型模数转换器的高速移位寄存器，包括第一D触发器单元、第二D触发器单元和开关阵列K1、K2、…、KN；第一D触发器单元包括1个D触发器DFF0和N-1个D触发器DFF1，DFF0的复位端和每个DFF1的复位端接采样控制信号，所有D触发器的时钟端与比较器的使能信号相连，DFF0的输入端接地，输出信号Q1接第一个DFF1的输入端并控制开关K1，第一个DFF1的输出信号Q2接第二个DFF1的输入端并控制开关K2，以此类推；第二D触发器单元包括N个D触发器DFF1，每个DFF1的复位端接采样控制信号，时钟端一一通过开关K1～KN与与非门输出信号连接，输入端一一通过开关K1～KN与比较器输出驱动电路的输出信号连接。本发明有效压缩传统结构带来的延迟时间较长的问题。
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公开(公告)号：CN104811203A
公开(公告)日：2015-07-29
申请号：CN201510256338.8
申请日：2015-05-19
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03M1/38
CPC classification number: H03M1/0809 , H03M1/00 , H03M1/0695 , H03M1/1023 , H03M1/12 , H03M1/144 , H03M1/204 , H03M1/282
Abstract: 本发明提供一种2bits per circle高速逐次逼近型模数转换器，包括开关S2、采样开关S1和S3、电容阵列DAC1和DAC2、比较器COMP1-COMP3、编码电路、与电容阵列DAC1对应的开关阵列SW1和与电容阵列DAC2对应的开关阵列SW2，以及移位寄存器和数字校正单元。本发明提供的模数转换器，相比于传统1bit per circle结构的逐次逼近型模数转换器其工作速度可以提高一倍，相比于传统2bit per circle结构的逐次逼近型模数转换器，可以在高位大电容不完全建立的情况下，继续进行逐次逼近过程并且不会因此发生错误，且不需要加入冗余位电容来补偿前级大电容建立不完全所造成的误差；且由于编码电路的存在，可以有效的实现从温度计码到二进制码的转换，并且还可通过随机化选通三个比较器来减小比较器所带来的固有误差。
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Patent Agency Ranking
公开(公告)号：CN104660264A
公开(公告)日：2015-05-27
申请号：CN201510125504.0
申请日：2015-03-20
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03M1/38
CPC classification number: H03M1/442 , H03M1/068 , H03M1/069 , H03M1/1245 , H03M1/468
Abstract: 本发明提供一种具有带冗余位的非二进制电容阵列的模数转换器及芯片，其中，带冗余位的非二进制电容阵列包括共模电压端、模拟信号输入端、至少一冗余位电容和多个电容，将每个电容并联设置于共模电压端和模拟信号输入端之间，并以最高位到最低位/最低位到最高位的顺序对设置于共模电压端和模拟信号输入端之间的所有电容进行依次标记，且最低位电容至任一位电容所对应的容值总和必须大于等于与所述任一位电容相邻的高一位电容所对应的电容容值，并设定每个电容的容值与单位电容的容值之比为正整数。另外，本发明还将该电容阵列应用到模数转换器中或制成相应的芯片，这使得在后期芯片电路版图设计时可采用更加灵活的布局方式，降低了设计难度。
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公开(公告)号：CN1632913A
公开(公告)日：2005-06-29
申请号：CN200410097520.5
申请日：2004-11-23
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明涉及一种在带图形的绝缘硅基衬底上制作硅薄膜的方法。该方法是首先将两硅片制作成硅薄膜厚度符合要求的硅薄膜—二氧化硅—硅键合片，其次将所述的硅薄膜—二氧化硅—硅键合片与具有图形氧化层的绝缘硅基衬底制作成硅—二氧化硅—硅薄膜—绝缘硅基衬底键合片，最后用腐蚀方法除去所述硅—二氧化硅—硅薄膜—绝缘硅基衬底键合片的硅薄膜表面上的硅—二氧化硅层，完成在带图形的绝缘硅基衬底上制作硅薄膜。该方法用于微电子机械系统(MEMS)可动部件制造中。
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公开(公告)号：CN110247663B
公开(公告)日：2022-04-19
申请号：CN201810195754.5
申请日：2018-03-09
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明公开了一种高速动态比较器，包括输入NMOS管M1/M2，由NMOS管M4/M5和PMOS管M7/M8构成的锁存器结构，由NMOS管M6和PMOS管M9构成的复位控制开关，由NMOS管M3/M10/M11构成的下拉管；同时还包括反相器I0/I1/I2，延迟单元d1/d2，与门AND1/AND2，以及同或门XNOR；本发明通过控制M10和M11的先后关闭顺序来使tip和tin同时导通形成高速模式和低速模式，进而导通电流增大，进而先进入锁存状态，从而可以对噪声进行有效的抑制，此外，还可以将该高速动态比较器现有的逐次逼近型模数转换器和电子设备中，实现广泛的应用价值。
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公开(公告)号：CN107493093B
公开(公告)日：2021-01-22
申请号：CN201710720062.3
申请日：2017-08-21
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03K5/24
Abstract: 本发明提供一种高速低功耗动态亚稳态抑制比较器，包括：输入单元，输出单元，锁存器，上拉锁存单元，下拉单元和亚稳态抑制单元，当比较器出现亚稳态状态时，所述亚稳态抑制单元根据输出单元的输出信号，控制比较器进入复位状态；本发明通过亚稳态抑制单元，可以有效抑制比较器亚稳态的情况，不会明显增加比较器的速度，本发明结构简单，和传统结构相比，没有明显增加面积，达到了高速和低功耗的目的的同时，对比较器的亚稳态现象有明显的抑制效果。
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公开(公告)号：CN109861672A
公开(公告)日：2019-06-07
申请号：CN201910117896.4
申请日：2019-02-15
Applicant: 中国电子科技集团公司第二十四研究所
IPC: H03K5/24
Abstract: 本发明提供一种动态比较器，包括：时钟信号模块，用于产生第一时钟信号、第二时钟信号与第三时钟信号；正反馈通道，分别连接预放大器与正反馈锁存器，当第三时钟信号为低电平时，提升连接在预放大器与正反馈锁存器之间的两个节点电压Tp和Tn之间的电压差；当第一、二时钟信号为低电平时，节点电压Tp和Tn被上拉到电源电压进入到复位状态而输出高电平，经反相处理得到为低电平Ip和In反馈控制预放大器；当第一时钟信号为高电平时，第二时钟信号仍为低电平，预放大器处于工作状态放大输入信号输出有电压差的节点电压Tp和Tn，当第二时钟信号变为高电平时，节点电压Tp和Tn之间的电压差使得正反馈锁存器进入锁存状态，完成比较工作输出电压信号Dp和Dn。
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