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公开(公告)号：CN114298422A
公开(公告)日：2022-04-08
申请号：CN202111650082.0
申请日：2021-12-30
Applicant: 中国电子科技集团公司第五十二研究所
Abstract: 本发明公开了一种模拟训练系统中行动方案优化方法及装置，针对训练需求，将训练中的活动进行阶段性划分为动作单元，采用动作单元构建想定的行动方案，对于每一个行动方案，以行动方案中每个动作单元及行动结果为效能单元构建行动方案对应的效能模型，将效能模型映射为贝叶斯网络，对贝叶斯网络进行参数学习，将学习得到的贝叶斯网络节点对应的参数作为效能单元的概率，根据效能单元的概率，挑选出满足条件的行动方案或对行动方案进行调整。本发明较好的处理了行动方案中的不确定性，以及行动之间依赖关系的复杂性，通过多维度的评估，实现方案的优化和优选，进而支持推理决策。
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公开(公告)号：CN115801031B
公开(公告)日：2025-02-25
申请号：CN202211320456.7
申请日：2022-10-26
Applicant: 中国电子科技集团公司第五十二研究所
Abstract: 本发明公开了一种基于FPGA实现的8192路实时数字信道化方法，包括将输入的信号依次进行一级信道化、二级信道化和三级信道化。本方法为了满足大带宽多信道同时接收的性能需求，推出了32×32×8三级信道化的计算结构，同时通过各乒乓BRAM模块实现对数据的重组，在输出时序采用依次输出的方式，以及FIR滤波器IP核的多通道时分复用，在有限的资源内实现了大带宽多路信道实时数字信道化的需求，且无需级联多片FPGA处理，进而减少了成本，减小系统体积、功耗的占用。
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Patent Agency Ranking
公开(公告)号：CN115550465A
公开(公告)日：2022-12-30
申请号：CN202211175517.5
申请日：2022-09-26
Applicant: 中国电子科技集团公司第五十二研究所
Abstract: 本发明公开了一种基于GPU的超宽带信号多级信道化方法，用于对输入的原始信号根据预设的级数逐级进行信道化处理，所述基于GPU的超宽带信号多级信道化方法中，任一级信道化处理包括：对输入的信号划分为若干个信道。本多级信道化方法中，各级信道化处理时采通过对输入的信号划分为若干个信道，然后对每个信道的数据进行分段重叠排列，并对每段序列进行滤波处理，再通过将滤波结果乘旋转因子后，进行快速傅里叶反变化运算，完成各级信道化，在提高运算效率的同时，缩短开发周期；对每个信道的数据进行分段重叠排列，可以适应超高速大带宽海量数据实时并发处理场景，同时这样可以获得全频段的信号情况。
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公开(公告)号：CN115550465B
公开(公告)日：2024-09-13
申请号：CN202211175517.5
申请日：2022-09-26
Applicant: 中国电子科技集团公司第五十二研究所
Abstract: 本发明公开了一种基于GPU的超宽带信号多级信道化方法，用于对输入的原始信号根据预设的级数逐级进行信道化处理，所述基于GPU的超宽带信号多级信道化方法中，任一级信道化处理包括：对输入的信号划分为若干个信道。本多级信道化方法中，各级信道化处理时采通过对输入的信号划分为若干个信道，然后对每个信道的数据进行分段重叠排列，并对每段序列进行滤波处理，再通过将滤波结果乘旋转因子后，进行快速傅里叶反变化运算，完成各级信道化，在提高运算效率的同时，缩短开发周期；对每个信道的数据进行分段重叠排列，可以适应超高速大带宽海量数据实时并发处理场景，同时这样可以获得全频段的信号情况。
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公开(公告)号：CN115801031A
公开(公告)日：2023-03-14
申请号：CN202211320456.7
申请日：2022-10-26
Applicant: 中国电子科技集团公司第五十二研究所
Abstract: 本发明公开了一种基于FPGA实现的8192路实时数字信道化方法，包括将输入的信号依次进行一级信号化、二级信道化和三级信道化，一级信道化时，对输入的信号进行4路至32路的串并转换后，乘旋转因子，然后通过先进先出原则进行IQ交织并输出至32个多相滤波器组的FIR滤波器进行多相滤波处理后。本方法为了满足大带宽多信道同时接收的性能需求，推出了32×32×8三级信道化的计算结构，同时通过各乒乓BRAM模块实现对数据的重组，在输出时序采用依次输出的方式，以及FIR滤波器IP核的多通道时分复用，在有限的资源内实现了大带宽多路信道实时数字信道化的需求，且无需级联多片FPGA处理，进而减少了成本，减小系统体积、功耗的占用。
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公开(公告)号：CN218768131U
公开(公告)日：2023-03-28
申请号：CN202223177270.9
申请日：2022-11-29
Applicant: 中国电子科技集团公司第五十二研究所
Abstract: 本实用新型公开了一种基于FPGA高速串行总线实现高效数据收发功能的装置，包括依次连接的发送器、FPGA模块和接收器。本装置通过优化改进数据接收和发送逻辑，即使接收与发送使用不同的技术协议，依然可以同时使用GT的接收资源与发送资源，GT资源利用率接近100％，大幅提升数据传输能力，降低了硬件资源需求；FPGA模块与发送器以及FPGA模块与接收器之间共享同源时钟，高速串行总线两端的相位关系稳定，消除了因高速串行总线两端相位不稳定导致的时钟恢复冗余逻辑开销，使得数据传输效率能够长时间保持100％，解决高速串行总线长时间满带宽传输问题，消除了冗余时序带来时序不确定隐患，使得高速串行总线两端时序保持高度一致实现了多通道之间数据严格同步。
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公开(公告)号：CN218772058U
公开(公告)日：2023-03-28
申请号：CN202223101962.5
申请日：2022-11-22
Applicant: 中国电子科技集团公司第五十二研究所
Abstract: 本实用新型公开了一种基于JESD204B总线的ADC交织采集装置，包括模拟信号接收模块、若干个ADC子模块，以及与各ADC子模块对应的调理电路。本ADC交织采集装置，借助JESD204B协议，通过FPGA模块控制SYNC_N信号实现各ADC子模块初始化时刻同步，通过同源且相对相位固定的SYSREF信号实现各ADC子模块采样数据传输的对齐，电路简单，稳定性高；本ADC交织采集装置，通过时钟电路的采样时钟实现各ADC子模块的采样时序稳定，微调各ADC子模块延时参数实现多通道等间隔采样；本ADC交织采集装置通过调理电路辅助各ADC子模块的信号增益控制、FPGA模块的误差估计和误差校正，补偿各ADC子系统幅度相位误差，实现高质量信号交织采集。
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