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公开(公告)号：CN218768131U
公开(公告)日：2023-03-28
申请号：CN202223177270.9
申请日：2022-11-29
Applicant: 中国电子科技集团公司第五十二研究所
Abstract: 本实用新型公开了一种基于FPGA高速串行总线实现高效数据收发功能的装置，包括依次连接的发送器、FPGA模块和接收器。本装置通过优化改进数据接收和发送逻辑，即使接收与发送使用不同的技术协议，依然可以同时使用GT的接收资源与发送资源，GT资源利用率接近100％，大幅提升数据传输能力，降低了硬件资源需求；FPGA模块与发送器以及FPGA模块与接收器之间共享同源时钟，高速串行总线两端的相位关系稳定，消除了因高速串行总线两端相位不稳定导致的时钟恢复冗余逻辑开销，使得数据传输效率能够长时间保持100％，解决高速串行总线长时间满带宽传输问题，消除了冗余时序带来时序不确定隐患，使得高速串行总线两端时序保持高度一致实现了多通道之间数据严格同步。
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