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公开(公告)号：CN115332033B
公开(公告)日：2024-12-13
申请号：CN202110507228.X
申请日：2021-05-10
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
Abstract: 本发明提供了一种刻蚀流程控制方法和装置，涉及蚀刻技术领域，用于解决由于固有误差以及等离子气体对阀门的腐蚀而引发的晶圆良率降低的问题。其中，所述方法包括：接收刻蚀启动指令；根据所述刻蚀启动指令，从终阀获取第一气流量数据，以及从预设的检测节点获取第二气流量数据；根据所述第一气流量数据和所述第二气流量数据，确定理论气流量与实际气流量的流量偏差；根据所述流量偏差与预设取值范围的关系，控制当前刻蚀流程。本发明提供的技术方案能够提高晶圆良率。
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公开(公告)号：CN114521035B
公开(公告)日：2024-04-16
申请号：CN202011293519.5
申请日：2020-11-18
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
Abstract: 本发明公开了一种晶圆的直接诱导加热装置和加热方法，属于半导体技术领域，用以解决现有技术中晶圆间接诱导加热方式加热速度慢、加热深度不可控的问题。上述晶圆的直接诱导加热装置，包括交变磁束发生组件，利用交变磁束发生组件的交流电产生交变磁束，晶圆置于交变磁束发生组件产生的交变磁束内，置于交变磁束内的晶圆内产生涡电流，涡电流通过晶圆产生焦耳热，对晶圆进行加热。上述晶圆的直接诱导加热方法，包括如下步骤：利用交流电产生交变磁束，将晶圆置于交变磁束内，晶圆内产生涡电流，涡电流通过晶圆产生焦耳热，对晶圆进行加热。本发明的晶圆的直接诱导加热装置和加热方法可用于晶圆的直接诱导加热。
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公开(公告)号：CN116133389A
公开(公告)日：2023-05-16
申请号：CN202111035772.5
申请日：2021-09-06
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H10B12/00
Abstract: 本发明提供的一种半导体结构、DRAM以及半导体结构的制作方法，涉及半导体技术领域，包括：半导体衬底上设置有由模制氧化层和支撑件交替构成的叠层结构；叠层结构中形成有接触孔，接触孔内形成下电极；牺牲层设置在叠层结构上，且牺牲层由含碳材料形成；硬掩模层设置在牺牲层上。在上述技术方案中，将牺牲层采用含碳的材料形成，这种材料会使牺牲层本身就具备一定的硬度，所以该牺牲层既能够作为牺牲层的功能使用，还能够具备硬掩模层的功能作为硬掩模层而使用，由此就可以降低原硬掩模层的厚度，进而降低整体的厚度，这样，后续电介质膜蒸镀时，电介质膜的散布就会变好，电容器的散布也会得到有效的改善，使半导体元件的性能得到提高。
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公开(公告)号：CN115223940A
公开(公告)日：2022-10-21
申请号：CN202110400331.4
申请日：2021-04-14
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/8242 , H01L27/108
Abstract: 本发明公开了一种半导体器件及制备方法，所述方法包括：在已形成有源区和字线的衬底上依序叠加硅层、金属层及硬掩膜层，形成叠加层；去除需形成位线和存储节点接触区域之外的所述叠加层，并对去除区域填充绝缘材料，其中所述存储节点接触区域为所述有源区需与存储节点接触的区域；去除所述存储节点接触区域的所述硬掩膜层以形成焊盘孔，并在所述焊盘孔中填充金属材料以形成着陆焊盘。
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公开(公告)号：CN115206870A
公开(公告)日：2022-10-18
申请号：CN202110410560.4
申请日：2021-04-13
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/762 , H01L21/033 , H01L21/027 , H01L21/8242
Abstract: 本发明涉及一种浅沟槽隔离区域和DRAM及其制造方法，属于半导体技术领域，解决了现有工艺利用各个不同的刻蚀设备导致工艺复杂等问题。该方法包括：提供半导体衬底；在半导体衬底上方顺序形成下部掩模层、多晶硅掩模层、上部掩模层、旋涂硬掩模层和光刻掩模层图案；将光刻掩模层图案经由旋涂硬掩模层转移至上部掩模层和多晶硅掩模层以形成对准的上部掩模层图案和多晶硅掩模层图案；以对准的上部掩模层图案和多晶硅掩模层图案为掩模，在同一腔室中顺序对下部掩模层和半导体衬底进行刻蚀，以形成浅沟槽隔离区域的沟槽；以及在沟槽中形成介质层以形成浅沟槽隔离区域。实现了在同一腔室中对下部掩模层和半导体衬底进行原位刻蚀，降低了工艺复杂性。
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Patent Agency Ranking
公开(公告)号：CN115083943A
公开(公告)日：2022-09-20
申请号：CN202110267663.X
申请日：2021-03-11
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/67
Abstract: 本发明公开一种半导体处理系统，涉及半导体加工技术领域，用于使处理前的晶圆与处理后的晶圆处在不同的空间，并清除处理前的晶圆及处理后的晶圆的表面的残留气体。该半导体处理系统包括：控制器及与控制器通信的处理腔室、真空传输腔室、设备前端模块、位于设备前端模块内的第一缓冲腔室及第二缓冲腔室。第一缓冲腔室及第二缓冲腔室均与处理腔室连通。控制器用于控制设备前端模块对晶圆进行上下料，控制处理腔室对晶圆进行处理。控制器还用于在晶圆进入处理腔室之前，控制第一缓冲腔室对晶圆进行清洁，在晶圆离开处理腔室之后，控制第二缓冲腔室对晶圆进行清洁。
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公开(公告)号：CN115083877A
公开(公告)日：2022-09-20
申请号：CN202110264549.1
申请日：2021-03-11
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01J37/32 , H01L21/3065
Abstract: 本发明涉及一种改善多晶硅膜层干法刻蚀速率稳定性的方法及刻蚀腔室，属于半导体制造技术领域，解决了现有技术中在连续的刻蚀工艺中，随着刻蚀腔室刻蚀的晶圆数量的增加，腔室内壁吸附的氟离子会与溴化氢气体结合，造成对多晶硅膜质进行刻蚀的溴化氢含量的减少；在连续的刻蚀工艺中，随着刻蚀腔室刻蚀的晶圆数量的增加，刻蚀速率发生变化；因刻蚀速率的变化造成生产工艺良品率下滑和产品均一度下降的问题。本发明的改善多晶硅膜层干法刻蚀速率稳定性的方法，在刻蚀腔室内壁氟离子聚集区域设置氟离子捕获剂。实现了在连续刻蚀进程中保持刻蚀速率。
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公开(公告)号：CN115036217A
公开(公告)日：2022-09-09
申请号：CN202110246812.4
申请日：2021-03-05
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/311
Abstract: 本发明涉及一种改善晶圆边缘损伤的方法，属于半导体制造工艺技术领域，解决了在制备高电压元件处理器中，深度反应离子刻蚀时，晶圆边缘硅基材暴露产生的硅针或硅刺等损伤的问题。本发明提供的改善晶圆边缘损伤的方法，包括：提供半导体衬底；在衬底上方自下而上依次形成停止层和第一硬掩模层，在第一硬掩模层上方涂敷光刻胶；去除边缘区域光刻胶及该边缘区域正下方的第一硬掩模层，露出边缘区域停止层，形成边缘停止层上方的空白区域；去除保留在第一硬掩模层上方的光刻胶，露出保留的第一硬掩模层的顶面；在露出边缘区域的停止层上方与第一硬掩膜层侧面所围成区域形成第二硬掩模层。在深度反应离子刻蚀时，避免了晶圆边缘出现硅针或硅刺等损伤。
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公开(公告)号：CN114975285A
公开(公告)日：2022-08-30
申请号：CN202110206162.0
申请日：2021-02-24
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/8242 , H01L27/108
Abstract: 本发明涉及一种位线接触孔和DRAM的制造方法，属于半导体技术领域，解决了现有C1区域在刻蚀后进行两次PR剥离及清洁工艺，导致衬底硅及周边氧化物的损失不均衡的问题。方法包括：提供半导体衬底，半导体衬底包括有源区和将相邻有源区隔离开的浅沟槽隔离区，有源区包括相间设置的第一区域和第二区域；在半导体衬底上方顺序形成缓冲层、阻挡层、下硬掩模层、第一上硬掩模层、第一抗反射层和第一光刻掩模层；在第一区域中，形成下硬掩模层图案；在第一区域中的下硬掩模层图案上方顺序形成第二上硬掩模层、第二抗反射层和第二光刻掩模层；在第二区域中，形成下硬掩模层图案；以及在第一区域和第二区域中，形成位线接触孔。消除有源区损失不均匀。
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公开(公告)号：CN114964349A
公开(公告)日：2022-08-30
申请号：CN202110188872.5
申请日：2021-02-19
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
Abstract: 本发明公开了一种腔室压力测量装置、测量方法及半导体制造设备，属于半导体制造技术领域，解决了现有技术中腔室内部压力测量不精确的问题。本发明腔室压力测量装置，包括压力计和温度调节单元；所述温度调节单元设置在所述压力计上，用于将所述压力计内的温度调节至与所述腔室内的温度一致；所述压力计设置在腔室壁上，且与腔室连通，用于测量腔室内部压力。本发明实现了腔室压力的精准测量。
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