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公开(公告)号：CN115768107A
公开(公告)日：2023-03-07
申请号：CN202111026608.8
申请日：2021-09-02
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，以使得电容器所包括的下电极的阻抗满足预设方案的要求，提高电容器的工作性能。所述半导体器件包括：基底、电容器和支撑结构。电容器形成在基底上。支撑结构环绕在电容器所包括的下电极的外周。支撑结构上开设有刻蚀图案。下电极与刻蚀图案相对应的部分的顶部轮廓为弧形轮廓。所述半导体器件的制造方法用于制造所述半导体器件。
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公开(公告)号：CN114975285A
公开(公告)日：2022-08-30
申请号：CN202110206162.0
申请日：2021-02-24
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/8242 , H01L27/108
Abstract: 本发明涉及一种位线接触孔和DRAM的制造方法，属于半导体技术领域，解决了现有C1区域在刻蚀后进行两次PR剥离及清洁工艺，导致衬底硅及周边氧化物的损失不均衡的问题。方法包括：提供半导体衬底，半导体衬底包括有源区和将相邻有源区隔离开的浅沟槽隔离区，有源区包括相间设置的第一区域和第二区域；在半导体衬底上方顺序形成缓冲层、阻挡层、下硬掩模层、第一上硬掩模层、第一抗反射层和第一光刻掩模层；在第一区域中，形成下硬掩模层图案；在第一区域中的下硬掩模层图案上方顺序形成第二上硬掩模层、第二抗反射层和第二光刻掩模层；在第二区域中，形成下硬掩模层图案；以及在第一区域和第二区域中，形成位线接触孔。消除有源区损失不均匀。
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Patent Agency Ranking
公开(公告)号：CN111863705B
公开(公告)日：2024-04-23
申请号：CN202010719945.4
申请日：2020-07-23
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/762 , H10B12/00
Abstract: 本发明提供一种半导体器件的隔离的形成方法，所述方法包括：提供衬底，该衬底包括第一区域和第二区域；在衬底上形成图案化的硬掩膜层；以图案化的硬掩膜层为掩膜对衬底进行第一次刻蚀，在第一区域形成若干第一沟槽，在第二区域形成若干第二沟槽，第一沟槽的宽度小于第二沟槽的宽度，第一沟槽的深度小于第二沟槽的深度；在图案化的硬掩膜层的上表面及第一沟槽的底面和第二沟槽的底面形成牺牲层，以牺牲层为掩膜，沿第一沟槽对衬底进行第二次刻蚀，直至第一沟槽的深度与第二沟槽的深度基本相同；去除残留的牺牲层。本发明能够减轻硅刻蚀负载效应。
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公开(公告)号：CN113972163A
公开(公告)日：2022-01-25
申请号：CN202010719944.X
申请日：2020-07-23
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/762 , H01L21/8242
Abstract: 本发明提供一种半导体器件的隔离的形成方法，所述方法包括：提供衬底，该衬底包括第一区域和第二区域；在衬底上形成图案化的硬掩膜层；以图案化的硬掩膜层为掩膜对衬底进行第一次刻蚀，在第一区域形成若干第一沟槽，在第二区域形成若干第二沟槽，第一沟槽的宽度小于第二沟槽的宽度，第一沟槽的深度小于第二沟槽的深度；在图案化的硬掩膜层的上表面及第一沟槽和第二沟槽各自的底面和侧壁形成牺牲层；以牺牲层为掩膜，沿第一沟槽对衬底进行第二次刻蚀，直至第一沟槽的深度与第二沟槽的深度基本相同；去除残留的牺牲层。本发明能够减轻硅刻蚀负载效应。
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公开(公告)号：CN115036215A
公开(公告)日：2022-09-09
申请号：CN202110254790.6
申请日：2021-03-08
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
Inventor： 金建澔 , 慎寿范 , 周娜 , 李俊杰 , 其他发明人请求不公开姓名
IPC: H01L21/3065 , H01L21/027 , H01L21/48
Abstract: 本发明公开一种半导体器件制造方法，涉及半导体制造技术领域，用于解决铝金属配线刻蚀过程中出现的顶部侵蚀与底部桥接的问题。所述半导体器件制造方法包括：提供一基底，基底包括自下而上层叠设置的衬底、层间介质层、铝导电层以及抗反射层。在抗反射层上形成光刻胶图案；以光刻胶图案为掩模，对抗反射层进行图案化处理，其中，抗反射层刻蚀气体至少包括氯化硼与氯气；抗反射层刻蚀气体条件为氯化硼流量为150sccm‑300sccm，氯气流量为75sccm‑125sccm。以光刻胶图案为掩模，依次对铝导电层，以及部分层间介质层进行图案化处理。
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公开(公告)号：CN113808910A
公开(公告)日：2021-12-17
申请号：CN202010531529.1
申请日：2020-06-11
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/02 , C23C16/455
Abstract: 本申请涉及半导体结构的制造方法，具体是一种非共形的类原子层沉积方法，包括：在半导体衬底上提供待沉积的表面；采用循环供给反应前驱体的类原子层沉积方法在所述待沉积表面形成与所述待沉积表面非共形的沉积层。本申请中非共形的类原子层沉积方法适用于任何对刻蚀选择比高的应用环境，以沉积保护层对目标层形成保护，以变相提高目标层的刻蚀选择比。
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公开(公告)号：CN111863705A
公开(公告)日：2020-10-30
申请号：CN202010719945.4
申请日：2020-07-23
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/762 , H01L21/8242
Abstract: 本发明提供一种半导体器件的隔离的形成方法，所述方法包括：提供衬底，该衬底包括第一区域和第二区域；在衬底上形成图案化的硬掩膜层；以图案化的硬掩膜层为掩膜对衬底进行第一次刻蚀，在第一区域形成若干第一沟槽，在第二区域形成若干第二沟槽，第一沟槽的宽度小于第二沟槽的宽度，第一沟槽的深度小于第二沟槽的深度；在图案化的硬掩膜层的上表面及第一沟槽的底面和第二沟槽的底面形成牺牲层，以牺牲层为掩膜，沿第一沟槽对衬底进行第二次刻蚀，直至第一沟槽的深度与第二沟槽的深度基本相同；去除残留的牺牲层。本发明能够减轻硅刻蚀负载效应。
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