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公开(公告)号：CN114518693B
公开(公告)日：2024-05-17
申请号：CN202011308202.4
申请日：2020-11-19
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: G03F7/20
Abstract: 本申请涉及半导体制造领域，具体涉及一种套刻误差补偿方法及光刻曝光的方法，包括以下步骤：提供一晶圆，晶圆具有对准标记；装载所述晶圆，测量对准标记的第一位置；将晶圆翻转180°，测量对准标记的第二位置，并计算第一位置与第二位置的位置误差；计算对准标记的补偿量，然后进行补偿。与现有技术相比，本申请实施例将机台误差(Tool‑Induced Shift，TIS)补偿方法应用到对准标记的误差补偿，以解决对准标记对准偏差的问题。
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公开(公告)号：CN114563923A
公开(公告)日：2022-05-31
申请号：CN202011355386.X
申请日：2020-11-27
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: G03F7/20
Abstract: 本申请涉及半导体制造领域，具体涉及一种曝光晶圆的调平方法及光刻曝光的方法，包括以下步骤：获取所述晶圆上不同图形的原始调平数据；根据掩膜版上设计图形的位置来获得不同图形的调平数据；根据所述调平数据对所述原始调平数据进行补偿。本发明的实施例中曝光晶圆的调平方法能够改善晶圆曝光制程中晶圆调平的性能，提高曝光效率。
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公开(公告)号：CN114628387A
公开(公告)日：2022-06-14
申请号：CN202011440017.0
申请日：2020-12-10
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L27/108 , H01L21/8242
Abstract: 本发明涉及一种用于形成位线接触的隔离图案、制备方法和电子设备。其中，用于形成位线接触的隔离图案包括：半导体衬底；位于半导体衬底之上的多个隔离部；每个所述隔离部之间不相接；其中，每个隔离部的图案均为矩形，每个所述隔离部覆盖两个相邻的有源区的不同端或每个所述隔离部覆盖一个有源区的一端。矩形隔离部可以减小有源区两端的隔离区域尺寸，为位线接触孔的提供更大的空间，降低位线接触孔碰到相邻的有源区的几率，从而避免产生器件干扰。
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公开(公告)号：CN114520187A
公开(公告)日：2022-05-20
申请号：CN202011303666.6
申请日：2020-11-19
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/768
Abstract: 本申请涉及半导体制造领域，具体涉及一种金属互连结构及其制造方法，包括：半导体衬底；低K介电质层，形成在所述半导体衬底上；金属互连层，形成在所述低K介电质层内；其中，所述金属互连层与所述低K介电质层的邻接处形成有侧墙。在对铜互连层进行平坦化处理时，氮化硅侧墙可以防止平坦化处理对低K介电质层造成的损坏。
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公开(公告)号：CN114284268A
公开(公告)日：2022-04-05
申请号：CN202011036209.5
申请日：2020-09-27
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L27/108 , H01L21/8242
Abstract: 本公开提供一种电容器、其制作方法及一种电子设备。本公开的电容器包括：所述电容器为圆台型，包括上电极、介电层、下电极、衬底，其中，下电极的远离衬底一侧的临界尺寸小于靠近所述衬底一侧的临界尺寸。所述方法包括：在衬底上制备圆台型氧化物层，所述圆台型氧化物层的顶部直径大于底部直径；在所述圆台型氧化物层的上表面、侧面及衬底上沉积形成第一氮化钛层，并通过回刻去除所述圆台型氧化物层上表面的第一氮化钛层；去除所述圆台型氧化物层，并在所述第一氮化钛层上沉积形成ZAZ介电膜；在ZAZ介电膜上沉积第二氮化钛层。本公开与现有技术相比的优点在于：(1)能够稳定的确保电容的底部临界尺寸。(2)稳定的管理电阻值和电容值。(3)电容的泄漏电流较小，改善了电容器的刷新特性。
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Patent Agency Ranking
公开(公告)号：CN114447221A
公开(公告)日：2022-05-06
申请号：CN202011223608.2
申请日：2020-11-05
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L49/02 , H01L27/108
Abstract: 本申请涉及半导体加工制造领域，具体涉及一种电容器的制备方法，包括以下步骤：在半导体衬底的上部依次形成第一氧化层、支撑层以及第二氧化层；形成贯穿所述第一氧化层、支撑层以及第二氧化层的沟槽；在所述沟槽内依次形成下电极层、电介质层、上电极层；其中，在形成所述支撑层时进行持续升温，以使得所述支撑层对所述电容器施加横向压力。这样可以在不改变圆柱形电容器形状(例如厚度、结构)和材质的基础上，圆柱形电容器能够储存更多的电量，从而增加电容器的电容量。
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公开(公告)号：CN113835302A
公开(公告)日：2021-12-24
申请号：CN202010590724.1
申请日：2020-06-24
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: G03F7/20
Abstract: 本申请公开了一种双重构图的曝光方法，包括：将第一掩模板装载到第一掩模台，将第二掩模板装载到第二掩模台；第一掩模台和第二掩模台分别位于光刻机的透镜中心两侧；校准第一掩模台相对晶圆台的第一移动数据，校准第二掩模台相对晶圆台的第二移动数据；基于第一移动数据将第一掩模台移动至晶圆台正上方，对装载的硅片进行第一次曝光，并基于第二移动数据将第二掩模台移动至晶圆台正上方，对装载的硅片进行第二次曝光。由于本发明避免了反复装载和卸载的工序，进而缩短了循环时间且减少了制程数量。并且由于两个掩模台分别校准，校准精度佳，避免两个掩模板间的标准流程偏移不会发生改变，因此还可减小两次曝光分别形成图案间产生的偏移。
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公开(公告)号：CN113534627A
公开(公告)日：2021-10-22
申请号：CN202010302191.2
申请日：2020-04-16
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: G03F9/00
Abstract: 本申请公开了一种改进的光刻方法，所述方法包括：提供一光掩模板；测量所述光掩模板上光刻标记的放置误差；根据所述放置误差执行光刻工艺的校准流程。本申请通过测量光刻标记在光掩模板上的放置误差，并将放置误差应用到后续使用光掩模板的光刻工艺流程中的校准流程，以提高光刻工艺流程中的校准准确性。执行光刻工艺的校准流程。
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公开(公告)号：CN114678278A
公开(公告)日：2022-06-28
申请号：CN202011424630.3
申请日：2020-12-09
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/48 , H01L27/108 , H01L27/11 , H01L27/115 , H01L27/22 , H01L27/24
Abstract: 本申请涉及半导体制造领域，具体涉及一种着陆焊盘的制造方法，包括以下步骤：在半导体衬底上形成金属导电层；在金属导电层上形成若干个焊盘引导间隔件；以若干个焊盘引导间隔件为引导图案，在引导图案上使用自组装嵌段共聚合物材料形成焊盘刻蚀掩模，使用焊盘刻蚀掩模来刻蚀金属导电层。申请实施例将自组装嵌段共聚合物材料应用在着陆焊盘的制造过程中，减少了工艺步骤，提高了工艺效率。
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公开(公告)号：CN114628385A
公开(公告)日：2022-06-14
申请号：CN202011426298.4
申请日：2020-12-09
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L27/108 , H01L21/8242
Abstract: 本申请涉及半导体制造领域，具体涉及一种半导体装置及其制造方法，包括：半导体衬底，具有字线驱动器区域和/或放大器区域；在所述字线驱动器区域和/或放大器区域上形成具有3D逆变器，其中，所述3D逆变器包括接触件以及层叠设置的NMOS、PMOS，所述NMOS与PMOS通过所述接触件连接。本实施例在字线驱动器区域以及放大器区域的竖直方向形成由NMOS、PMOS以及接触件构成3D逆变器，避免占用其他额外区域，缩减了半导体装置的面积，提高了集成度。
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