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公开(公告)号：CN116663626A
公开(公告)日：2023-08-29
申请号：CN202310410779.3
申请日：2023-04-17
Applicant: 北京大学
Abstract: 本发明提供一种基于乒乓架构的稀疏脉冲神经网络加速器，通过传输压缩权重值至压缩权重计算模块，使用稀疏脉冲检测模块从脉冲输入信号中提取有效脉冲索引，避免了后续每一位脉冲信号都参与运算，减少了计算量，压缩权重计算模块根据有效脉冲索引将上述压缩权重值中的非零值累加至神经元的膜电位上，最终决定是否发放脉冲或不发放脉冲。与传统的突触交叉阵列中所有突触都被激活并参与运算的技术方案相比，本发明中仅对有效脉冲索引对应的突触权重进行激活，其他突触都不参与运算，从而减少了计算量，降低了整个芯片的运行功耗，提高了脉冲神经网络的运行速度、能效和面积效率。
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公开(公告)号：CN104808226A
公开(公告)日：2015-07-29
申请号：CN201410037781.1
申请日：2014-01-26
Applicant: 北京大学
Abstract: 本发明公开了一种基于协同定位的终端间定向方法。其特征在于，结合无线测距和伪距双差的定向方法。终端获取全球导航系统的卫星观测数据，从而获取卫星伪距信息，利用全球导航系统的卫星观测值和邻近终端的导航卫星观测值，建立伪距差分模型。差分伪距与无线测距测出终端间的距离相结合，建立终端间的定向方程。在共视卫星数目不同的情况下采用了不同的定向方法，获取定向结果，可在共视卫星少于4颗情况下实现终端间定向。本发明还公开了一种终端间定向装置，通过上述方法和装置，可在共视卫星少于4颗情况下实现终端间定向，因此本发明具有较高的实用价值。
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公开(公告)号：CN103364798A
公开(公告)日：2013-10-23
申请号：CN201210090514.1
申请日：2012-03-30
Applicant: 北京大学
Abstract: 本发明公开了一种基于FPGA的卫星导航系统数字中频信号产生装置及方法。该方法包括控制软件、可配置寄存器、信号生成模块、噪声生成模块、噪声控制模块、编码模块、外部输入时钟等模块。通过用软件配置寄存器的方式，实现能够兼容各种GNSS系统的数字中频信号，降低了电路设计的复杂性以及实现成本，并且使得系统更具灵活性和扩展性。
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公开(公告)号：CN101827105A
公开(公告)日：2010-09-08
申请号：CN201010161032.1
申请日：2010-05-03
Applicant: 北京大学
Abstract: 本发明一种协议处理器设计的优化方法涉及协议处理器设计技术领域，本发明主要是为解决现有协议处理器在并发连接情况下吞吐率下降及在处理复杂协议时协议处理器整体性能不高的问题。本发明提供的优化方法，包括对所设计的协议处理器的应用层协议和应用模式进行分析，并结合传输层、网络层、链路层及物理层协议提出硬件结构，以及对传输层、网络层及链路层中软件处理复杂的协议进行分析并设计出相应的协议流程图，提取相同和相似的流程图部分进行分析，找出软件处理复杂但适于硬件处理的部分进行实现，从而从整体上提高了协议处理器的工作效率。本发明的优化方法特别适用于复杂通信协议处理器的软硬件结构设计优化。
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公开(公告)号：CN116244252A
公开(公告)日：2023-06-09
申请号：CN202211193323.8
申请日：2022-09-28
Applicant: 北京大学
Abstract: 本发明提供一种可实现多模式乘累加计算的存算一体芯片，包括计算单元阵列和连接器阵列，计算单元阵列包括多个呈阵列排布的位单元；连接器阵列与计算单元阵列连接，包括列内连接器和列间连接器，用于实现位单元的列内连接和列间连接；调整位单元的配置信息、工作模式、阵内连接关系和阵间连接关系，使得计算单元阵列和连接器阵列构成二值权重网络乘累加计算结构、三值权重网络乘累加计算结构或多值网络乘累加计算结构，用以实现多模式乘累加计算。本发明通过调整位单元的配置信息、工作模式、阵内连接关系和阵间连接关系，实现多模式乘累加计算，解决了现有的静态随机存储器的存内计算芯片计算模式单一，灵活性较差的问题。
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Patent Agency Ranking
公开(公告)号：CN114372567A
公开(公告)日：2022-04-19
申请号：CN202111422079.3
申请日：2021-11-26
Applicant: 北京大学
Abstract: 本发明提供一种人工智能加速器及其数据处理方法，该加速器包括：存储单元，用于存储目标学习率，所述目标学习率为目标神经网络模型训练的参数信息；所述计算电容电路，用于从所述存储单元中读取所述目标学习率，并接收外部输入的目标残差值和目标输入值，并基于所述目标学习率、所述目标残差值和所述目标输入值，输出目标模拟电压；模数转换单元，用于接收所述计算电容电路输出的所述目标模拟电压，并将所述目标模拟电压转换为目标数字电压，以供所述目标神经网络模型训练进行网络权重参数更新。本发明的人工智能加速器，实现了人工智能加速器支持低功耗训练计算功能，避免了传感器老化带来的推理计算错误，确保了推理计算的准确性。
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公开(公告)号：CN105204038A
公开(公告)日：2015-12-30
申请号：CN201410298960.0
申请日：2014-06-24
Applicant: 北京大学
Abstract: 本发明公开了一种差分位同步方法。该方法读取通道I支路相关积分数据和Q支路数据。若存在二次编码的导航信号，则进行二次编码剥离；若不存在二次编码，则不进行编码剥离过程。首先假设所有可能的位边界，对每一个可能的位边界进行数据差分相关，利用提出的累加函数进行累加，然后比较累加结果。在所有可能的位边界中，判定数据跳变数最大的可能边界为真实符号位边界。本发明还公开了一种位同步的装置，通过上述方法和装置，能够提高导航信号位同步的灵敏度。
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公开(公告)号：CN101833355B
公开(公告)日：2012-02-22
申请号：CN201010174664.1
申请日：2010-05-18
Applicant: 北京大学
IPC: G06F1/14
Abstract: 本发明一种通信协议处理器中超时定时器的硬件设计结构涉及协议处理器设计技术领域，主要为解决目前通信协议处理器中超时定时器精度不高及工作速度慢从而影响协议处理器性能的问题。本发明的硬件设计结构包括控制逻辑模块、定时器模块、多路选择器、比较器模块、或逻辑模块、超时表格模块和过滤器。本发明采用硬件结构替代了软件完成超时表项的查找、删除和插入操作，使得超时定时器的性能大大提高；同时能够通过设定不同精度的定时器，使得硬件定时器的精度不受嵌入式处理器的最高频率限制，从而达到更高的精度。
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公开(公告)号：CN101833355A
公开(公告)日：2010-09-15
申请号：CN201010174664.1
申请日：2010-05-18
Applicant: 北京大学
IPC: G06F1/14
Abstract: 本发明一种通信协议处理器中超时定时器的硬件设计结构涉及协议处理器设计技术领域，主要为解决目前通信协议处理器中超时定时器精度不高及工作速度慢从而影响协议处理器性能的问题。本发明的硬件设计结构包括控制逻辑模块、定时器模块、多路选择器、比较器模块、或逻辑模块、超时表格模块和过滤器。本发明采用硬件结构替代了软件完成超时表项的查找、删除和插入操作，使得超时定时器的性能大大提高；同时能够通过设定不同精度的定时器，使得硬件定时器的精度不受嵌入式处理器的最高频率限制，从而达到更高的精度。
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公开(公告)号：CN119167995A
公开(公告)日：2024-12-20
申请号：CN202410237508.7
申请日：2024-03-01
IPC: G06N3/0464 , G06N3/08 , G06F13/28
Abstract: 本发明公开一种神经网络加速器、方法及电子芯片，其中，神经网络加速器，包括：直接内存访问模块、全局控制模块、运算模块和片内存储模块；直接内存访问模块用于加载特征数据、权重数据和指令数据；直接内存访问模块从片内存储模块读取特征数据和权重数据分发给运算模块，并将运算结果写回到片内存储模块；全局控制模块用于在收到启动工作指令时将存储的指令数据分发给运算模块以对运算模块进行控制信息配置；运算模块，用于根据全局控制模块分发的指令数据控制执行基于Winograd算法的神经网络运算；片内存储模块，用于加载的特征数据、权重数据、运算中间数据及运算结果数据的存储。本发明适于神经网络运算的效率提升和功耗降低。
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