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公开(公告)号：CN119580798A
公开(公告)日：2025-03-07
申请号：CN202411433771.X
申请日：2024-10-14
Applicant: 北京时代全芯存储技术股份有限公司 , 北京时代全芯存储科技有限公司
IPC: G11C11/408 , G11C11/409 , G11C7/06 , G11C7/08
Abstract: 本发明提供一种基于存储块的存储器的并行读写方法，属于集成电路领域。本发明的并行读写方法包括：写入命令发送步骤：通过所述地址总线向所述存储库发送写入行地址，所述存储库收到所述写入行地址后，将所述写入行地址锁存在所述预解码器中；写入步骤：向所述存储库写入数据；读取命令发送步骤：通过所述地址总线依次向多个所述存储库发送读取行地址，每隔一个突发时间发送一个所述读取行地址，所述存储库收到所述读取行地址后，将所述读取行地址锁存在所述预解码器中；读取步骤：依次从多个所述存储库中读取数据。通过本发明的基于存储块的存储器的并行读写方法，可以提高存储器的数据读写速率。
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公开(公告)号：CN119580796A
公开(公告)日：2025-03-07
申请号：CN202411433640.1
申请日：2024-10-14
Applicant: 北京时代全芯存储技术股份有限公司 , 北京时代全芯存储科技有限公司
IPC: G11C11/408 , G11C11/409 , G11C7/06 , G11C7/08
Abstract: 本发明提供一种基于存储块的存储库交织模式存储器的数据读取方法，属于集成电路领域。本发明的数据读取方法包括：存储库激活步骤：通过地址总线依次向多个存储库发送行地址，每隔一个突发时间发送一个行地址，存储库收到行地址后，将行地址锁存在预解码器中；地址锁存步骤：通过地址总线向存储库发送列地址，存储库收到列地址后，将列地址锁存在预解码器中，再通过预解码器线将行地址和列地址传输到存储库的对应的存储块，存储块将行地址锁存在行解码器中，将列地址锁存在列解码器中，然后存储块断开与预解码器线的连接；数据读取步骤；待机步骤；传输步骤。采用本发明的存储器及其数据读取方法，可以获得更快的数据读写速度。
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公开(公告)号：CN112151672B
公开(公告)日：2023-07-25
申请号：CN201910574839.9
申请日：2019-06-28
Applicant: 北京时代全芯存储技术股份有限公司
IPC: H10N70/20 , H01L21/306
Abstract: 本发明公开了一种积层体的制造方法。形成基底层。形成多层结构于基底层上，多层结构包含依序堆叠的元件层、牺牲层以及保护层。蚀刻移除多层结构的元件层、牺牲层与保护层，以形成图案化多层结构。形成第一介电质层，并且第一介电质层覆盖多层结构的侧面。研磨移除部分第一介电质层与部分保护层。蚀刻移除图案化多层结构的保护层，以显露出牺牲层。形成通孔于第一介电质层，以显露出基底层。蚀刻移除图案化多层结构的牺牲层，以形成开孔于第一介电质层，并且开孔显露出元件层的上表面。
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公开(公告)号：CN113782672A
公开(公告)日：2021-12-10
申请号：CN202110833924.X
申请日：2021-07-23
Applicant: 北京时代全芯存储技术股份有限公司
Abstract: 本发明揭露一种制造相变化记忆体的方法与相变化记忆体组件。制造相变化记忆体的方法包含以下操作：形成第一晶圆，其中第一晶圆包含绝缘体上半导体结构；形成一记忆体材料层于绝缘体上半导体结构上；形成第一金属材料层于记忆体材料层上，以形成第一半导体组件。本发明具有制程简单、低成本的优势，并可降低制造成本及提升制造良率。
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公开(公告)号：CN119580794A
公开(公告)日：2025-03-07
申请号：CN202411433621.9
申请日：2024-10-14
Applicant: 北京时代全芯存储技术股份有限公司 , 北京时代全芯存储科技有限公司
IPC: G11C11/408 , G11C11/409 , G11C7/06 , G11C7/08
Abstract: 本发明提供一种基于存储块的存储器，属于集成电路领域。本发明的存储器包括：存储块组，与存储块组电连接的局部数据总线和预解码器线，与局部数据总线电连接的全局数据总线，与全局数据总线电连接的数据输入输出接口，存储块组包括多个存储块，存储块包括：多个存储子块，行解码器，以及列解码器；存储子块包括：存储阵列，与存储阵列电连接的第一直流感测放大器，第二直流感测放大器，第一写入头和第二写入头，分别与第一直流感测放大器，第一写入头和局部数据总线电连接的第一数据锁存器，以及分别与第二直流感测放大器，第二写入头和局部数据总线电连接的第二数据锁存器。采用本发明的存储器及其数据读取方法，可以获得更快的数据读写速度。
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Patent Agency Ranking
公开(公告)号：CN111599916B
公开(公告)日：2023-05-30
申请号：CN202010477856.3
申请日：2020-05-29
Applicant: 北京时代全芯存储技术股份有限公司 , 江苏时代芯存半导体有限公司
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公开(公告)号：CN119580793A
公开(公告)日：2025-03-07
申请号：CN202411433611.5
申请日：2024-10-14
Applicant: 北京时代全芯存储技术股份有限公司 , 北京时代全芯存储科技有限公司
IPC: G11C11/408 , G11C11/409 , G11C7/06 , G11C7/08
Abstract: 本发明提供一种基于存储块的存储器的数据写入方法，属于集成电路领域。本发明的数据写入方法包括：地址锁存步骤：将行地址和列地址通过预解码器线传输给存储块，存储块将行地址锁存在行解码器中，将列地址锁存在列解码器中，然后存储块断开与预解码器线的连接；传输步骤：数据输入输出接口将写入数据传输给存储块；数据写入步骤：根据行地址和列地址选定需要写入的存储单元，然后将局部数据总线传输来的写入数据锁存在与选定的存储单元对应的数据锁存器中，最后将写入数据通过对应的写入头写入选定的存储单元中；待机步骤：存储块重新连接预解码器线，进入待机状态。采用本发明的数据写入方法，可以获得更快的数据写入速度。
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公开(公告)号：CN119580792A
公开(公告)日：2025-03-07
申请号：CN202411433541.3
申请日：2024-10-14
Applicant: 北京时代全芯存储技术股份有限公司 , 北京时代全芯存储科技有限公司
IPC: G11C11/408 , G11C11/409 , G11C7/06 , G11C7/08
Abstract: 本发明提供一种基于存储块的存储器，属于集成电路领域。本发明的存储器包括：存储块组，与存储块组电连接的局部数据总线和预解码器线，与局部数据总线电连接的全局数据总线，与全局数据总线电连接的数据输入输出接口，存储块组包括多个存储块，存储块包括：多个存储子块，行解码器，以及列解码器；存储子块包括：存储阵列，其包括多个存储单元；直流感测放大器，其与存储阵列电连接，用于读取存储阵列中存储的数据；写入头，其与存储阵列电连接，用于向存储阵列的存储单元中写入数据；以及数据锁存器，其与直流感测放大器和写入头电连接。采用本发明的存储器，可以获得更快的数据读写速度。
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公开(公告)号：CN113782672B
公开(公告)日：2023-08-15
申请号：CN202110833924.X
申请日：2021-07-23
Applicant: 北京时代全芯存储技术股份有限公司
Abstract: 本发明揭露一种制造相变化记忆体的方法与相变化记忆体组件。制造相变化记忆体的方法包含以下操作：形成第一晶圆，其中第一晶圆包含绝缘体上半导体结构；形成一记忆体材料层于绝缘体上半导体结构上；形成第一金属材料层于记忆体材料层上，以形成第一半导体组件。本发明具有制程简单、低成本的优势，并可降低制造成本及提升制造良率。
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公开(公告)号：CN119580795A
公开(公告)日：2025-03-07
申请号：CN202411433638.4
申请日：2024-10-14
Applicant: 北京时代全芯存储技术股份有限公司 , 北京时代全芯存储科技有限公司
IPC: G11C11/408 , G11C11/409 , G11C7/06 , G11C7/08
Abstract: 本发明提供一种基于存储块的存储器的数据读取方法，属于集成电路领域。本发明的数据读取方法包括：地址锁存步骤：将行地址和列地址通过预解码器线传输给存储块，存储块将行地址锁存在行解码器中，将列地址锁存在列解码器中，然后存储块断开与预解码器线的连接；数据读取步骤：根据行地址和列地址选定需要读取的存储单元，与选定的存储单元对应的多个直流感测放大器读取选定的多个存储单元中存储的读取数据，并将读取数据锁存在与选定的存储单元对应的数据锁存器中；待机步骤：存储块重新连接预解码器线，进入待机状态；传输步骤：将多个读取数据传输到数据输入输出接口。采用本发明的数据读取方法，可以获得更快的数据读取速度。
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