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公开(公告)号：CN117097328A
公开(公告)日：2023-11-21
申请号：CN202311045868.9
申请日：2023-08-18
Applicant: 华中科技大学
IPC: H03K19/173 , H03K19/20 , G11C13/00
Abstract: 本发明公开了一种基于忆阻器的非易失性多数门逻辑电路及其控制方法，属于微电子器件技术领域；通过采用n+1个忆阻器来实现n个逻辑输入的多数门逻辑运算，其中一个忆阻器作为输出忆阻器，另外n个忆阻器作为输入忆阻器；通过将n个输入忆阻器的阻值信息设置为多数门的n个逻辑输入变量，将n个输入忆阻器的正极接地，并在输出忆阻器的正极和电阻的第二端上施加固定电压V0，即可得到多数门逻辑运算结果；本发明在逻辑计算完成后输入忆阻器状态依旧保持写入的输入信息值，对输入信息并无破坏性，实现了一种输入和输出变量均为忆阻器阻值、且运算过程为非破坏的多数门逻辑电路；该电路的数据复用性较强，且在进行逻辑级联时，能够降低硬件开销。
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公开(公告)号：CN117097327A
公开(公告)日：2023-11-21
申请号：CN202311036054.9
申请日：2023-08-17
Applicant: 华中科技大学
IPC: H03K19/173 , H03K19/20 , H03K3/02 , G11C13/00
Abstract: 本发明公开了一种基于忆阻器的双边缘D触发器及电子产品，属于逻辑运算器件设计技术领域，所述双边缘D触发器包括：双极性的忆阻器M1～M3、开关器件TG1～TG6、电压比较器COMP、反相器INV1和定值电阻R，通过一对反向串联的忆阻器(M1、M2或M2、M3)结构对输入数据D进行存储，将数据以电阻形式存储在数据存储忆阻器M1或M3中。通过定值电阻与忆阻器串联分压的结构，最终通过比较器输出跟随结果。上述基于忆阻器的双边缘D触发器，既然保证数据的非易失性，又能提高数据的传输速率。
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公开(公告)号：CN119892062A
公开(公告)日：2025-04-25
申请号：CN202510361062.3
申请日：2025-03-26
Applicant: 华中科技大学
Abstract: 本发明公开了一种基于忆阻器的布尔逻辑电路、控制方法及布尔逻辑运算装置，属于微电子器件技术领域；布尔逻辑电路包括忆阻器M1、忆阻器M2、第一NMOS管、第二NMOS管、电阻和电压比较器；通过在T1控制端和T2控制端分别施加电压Vr，在第一晶体管的栅极施加逻辑值a所对应的栅极电压，在第二晶体管的栅极施加逻辑值c所对应的栅极电压，将T3控制端接地，即可在电压比较器的输出端得到对应的布尔逻辑运算结果。本发明充分利用了忆阻器的阻态特性和晶体管的开关特性，通过设置逻辑值a、b、c、d的取值，能够以较少的操作步骤实现任意布尔逻辑运算，且支持完备布尔逻辑运算的实现。与此同时，本发明易于级联，具有并行计算优势。
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公开(公告)号：CN119883183A
公开(公告)日：2025-04-25
申请号：CN202510361286.4
申请日：2025-03-26
Applicant: 华中科技大学
IPC: G06F7/50
Abstract: 本发明公开了一种基于忆阻器的近似加法器电路的控制方法及近似加法器装置，属于微电子器件技术领域；其中，近似加法器电路仅包括2n+1个忆阻器和一个电阻，本发明将两个n‑bit数的近似相加过程划分为初始化和n轮近似加法子过程，并使每一轮近似加法子过程均执行1‑bit近似加法操作；在每一轮近似加法子过程中选取对应的第一、第二、第三忆阻器，只需要对第一和第二忆阻器进行置态及对各忆阻器和电阻进行加压三步操作即可实现1‑bit近似加法操作，使得整个近似加法所需的实际操作步骤仅为2n+1步；与现有的n‑bit近似加法器相比，能够在采用较少的器件和操作步骤的条件下以较高的计算精度实现近似加法运算。
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Patent Agency Ranking
公开(公告)号：CN117612587A
公开(公告)日：2024-02-27
申请号：CN202311546265.7
申请日：2023-11-16
Applicant: 华中科技大学
Abstract: 本发明公开了一种基于忆阻器非易失性的多数决定门逻辑电路及其操作方法，属于逻辑门电路设计技术领域，所述电路包括三个忆阻器和一个定值电阻，两个输入变量a和b以阻态的形式分别写入忆阻器M1和M2，另外一个输入变量c映射在激励电压中，最终的输出以电阻的形式保存在忆阻器M3中，写入忆阻器M1和M2的逻辑变量始终不被破坏。与现有逻辑计算方案比较，本方案的输出变量以及部分输入变量为忆阻器的阻值信息，在适合大规模阵列运算的同时，使用的忆阻器数目少，且逻辑操作简单。本方案提出的逻辑运算具备非易失性且为非破坏式，逻辑级联简单易行，有助于高效地实现更复杂的逻辑功能。
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公开(公告)号：CN119892063A
公开(公告)日：2025-04-25
申请号：CN202510361198.4
申请日：2025-03-26
Applicant: 华中科技大学
Abstract: 本发明公开了一种基于忆阻器的多数门逻辑电路、控制方法、装置及应用，属于微电子器件技术领域；包括电阻及负极均与电阻的一端相连的两个相同的忆阻器M1、M2；本发明充分利用了忆阻器的阻态特性，通过在忆阻器M2的初始阻态为高阻值状态的基础上，设置忆阻器M1的阻态为与逻辑值c相对应的阻态，忆阻器M1的正极、M2的正极、电阻另一端的输入电压一一对应为与逻辑值b相关的电压‑V(b)‑Vp、与逻辑值a相关的电压V(a)、与逻辑值b相关的电压‑V(b)，由此实现了逻辑值a、b、c的多数门逻辑运算；本发明仅需要采用两个忆阻器即可实现多数门逻辑运算，降低了电路面积开销。
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公开(公告)号：CN119883185A
公开(公告)日：2025-04-25
申请号：CN202510361374.4
申请日：2025-03-26
Applicant: 华中科技大学
Abstract: 本发明公开了一种基于忆阻器的非易失性多数门电路和加法电路的控制方法及装置，属于微电子逻辑运算技术领域；在多数门电路中，三个忆阻器分别对应输入待进行多数门逻辑运算的逻辑值a、b、c，逻辑运算的结果由电压比较器根据公共节点电压与参考电压的比较结果确定；通过改变忆阻器正极的电压，即可实现M(a,b,c)和#imgabs0#两种多数门逻辑；在不同类型的多数门逻辑实现过程中，无需增加忆阻器数量，能够以较少的器件、较快的计算速度实现两种多数门逻辑运算，且这两种多数门逻辑是完备的，通过组合两种多数门逻辑能够实现任意布尔函数；基于此，本发明能够以较高的集成度、较快的计算速度满足实际应用中对多功能逻辑的需求。
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公开(公告)号：CN119883184A
公开(公告)日：2025-04-25
申请号：CN202510361329.9
申请日：2025-03-26
Applicant: 华中科技大学
Abstract: 本发明公开了一种基于忆阻器的近似加法电路的控制方法及近似加法运算装置，属于微电子逻辑运算技术领域；利用忆阻器的存算一体特性，通过将进位ci+1设置为ai、bi和ci三个输入值之一，并通过对近似加法电路各端口同步施加电压，实现进位取反后的多数门逻辑运算，从而并行地得到了各位加和结果s1,s2,...,sn；通过上述近似加法设计，本发明无需等待上一位的进位计算，高效地实现了并行多位加法运算，计算速度较快；且本发明所需的器件数量和操作步骤均较少，能够在采用较少的器件和操作步骤的条件下，以较快的计算速度实现近似加法运算，减少了硬件资源消耗，尤其在处理大数据流和高速运算时表现出显著的性能提升。
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公开(公告)号：CN119883182A
公开(公告)日：2025-04-25
申请号：CN202510360926.X
申请日：2025-03-26
Applicant: 华中科技大学
Abstract: 本发明公开了一种基于忆阻器的近似加法电路控制方法及近似加法运算装置，属于微电子逻辑运算技术领域；在近似加法电路中，通过向第一、第二、第三忆阻器输入待进行多数门逻辑运算的逻辑值并调控电压，可实现多数门逻辑运算M(a,b,c)，通过向第一、第二、第四忆阻器输入待进行多数门逻辑运算的逻辑值并调控电压，可实现多数门逻辑运算#imgabs0#，对两种多数门逻辑运算进行迭代，即可实现近似加法运算。在本发明中，由于两种不同的多数门逻辑运算可复用运算单元，因此装置的集成度较高、计算速度较快。
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