公开(公告)号：CN115148789A

公开(公告)日：2022-10-04

申请号：CN202210872861.3

申请日：2022-07-21

Applicant: 华虹半导体(无锡)有限公司 ,  上海华虹宏力半导体制造有限公司

Inventor： 陈正嵘 ,  钱文生 ,  陈思彤 ,  许昭昭 ,  宋婉 ,  刘冬华 ,  卫乐平

IPC: H01L29/06 ,  H01L29/36 ,  H01L29/66

Abstract: 一种半导体结构及其形成方法，其中形成方法包括：提供衬底，所述衬底包括器件区、以及包围所述器件区的保护环区；在所述器件区内形成功率器件、以及在所述保护环区内形成保护环，所述保护环内具有第一掺杂离子，其中，所述保护环内的第一掺杂离子由在形成所述功率器件过程中采用的部分掺杂工艺形成，所述保护环内的第一掺杂离子的电学类型与所述功率器件的器件类型不同。由于所述保护环的形成是利用形成所述功率器件中采用的必要的掺杂工艺同步形成，避免了额外采用光罩工艺和掺杂工艺形成所述保护环，有效减少了制程步骤和制程成本。

公开(公告)号：CN118280842A

公开(公告)日：2024-07-02

申请号：CN202410342475.2

申请日：2024-03-22

Applicant: 华虹半导体(无锡)有限公司 ,  上海华虹宏力半导体制造有限公司

Inventor： 许昭昭 ,  宋婉 ,  陈思彤 ,  徐进 ,  潘嘉 ,  刘冬华 ,  钱文生

IPC: H01L21/336 ,  H01L29/786 ,  H01L29/423 ,  H01L29/06

Abstract: 本申请提供一种超结‑沟槽栅MOSFET器件及其制备方法，其中制备方法中，以硬掩膜层为掩膜，在深沟槽表面形成牺牲氧化层，接着利用牺牲氧化层作为注入衬垫层，通过至少两次高能注入在深沟槽底部的外延层中形成与深沟槽底壁保持一定间距的埋入型离子注入区，然后采用倾斜注入在深沟槽和埋入型离子注入区之间形成引出注入区以引出埋入型离子注入区，本申请由于深沟槽的存在，使得在同等注入能量下，本申请从深沟槽底壁注入的埋入型离子注入区嵌入到漂移区内的深度大于传统的直接从深沟槽之间的外延层表面注入的离子注入区的深度，可以使埋入型离子注入区更靠近衬底，充分利用埋入型离子注入区作为耗尽漂移区，改善了MOSFET器件的电性能。

公开(公告)号：CN116013984A

公开(公告)日：2023-04-25

申请号：CN202211263160.6

申请日：2022-10-14

Applicant: 华虹半导体(无锡)有限公司 ,  上海华虹宏力半导体制造有限公司

Inventor： 陈思彤 ,  潘嘉 ,  陈正嵘 ,  钱文生 ,  许昭昭 ,  宋婉 ,  刘冬华

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/10 ,  H01L21/336

Abstract: 本申请涉及半导体集成电路制造技术领域，具体涉及一种深槽超结DMOS器件及其制作方法。器件包括：第一导电类型基底层，第一导电类型基底层包括相对的正面和背面，正面形成源极，背面形成漏极；第二导电类型阱区，第二导电类型阱区位于源极的下层；第二导电类型埋层柱，第二导电类型埋层柱形成于第一导电类型基底层中，且从第二导电类型阱区的下表面向下延伸；多晶硅沟槽结构，多晶硅沟槽结构形成于第二导电类型埋层柱的左、右两侧，且多晶硅沟槽结构从正面向下延伸依次穿过源极、第二导电类型阱区，多晶硅沟槽结构的底端伸出第二导电类型阱区；第一导电类型注入区，第一导电类型注入区包围在伸出第二导电类型阱区的多晶硅沟槽结构的底端。

公开(公告)号：CN117998863A

公开(公告)日：2024-05-07

申请号：CN202410074166.1

申请日：2024-01-17

Applicant: 华虹半导体(无锡)有限公司 ,  上海华虹宏力半导体制造有限公司

Inventor： 宋婉 ,  刘冬华 ,  许昭昭

IPC: H10B41/50 ,  H10B41/35 ,  H01L21/762

Abstract: 本发明提供一种多次可编程存储单元结构，包括P型的衬底，在衬底上形成有P型的外延层，在外延层上形成有深N型掺杂区；形成于外延层上的浅沟槽隔离，浅沟槽隔离用于定义出有源区；分别形成于有源区上的P型阱区以及P型掺杂区，P型掺杂区的掺杂浓度低于P型阱区，P型掺杂区为形成控制栅的区域；形成于P型掺杂区表面的N型掺杂区，N型掺杂区作为控制栅，其中靠近N型掺杂区处浅沟槽隔离底部的N型杂质离子浓度低于预设值；形成于P型阱区和P型掺杂区上的栅介质层以及位于栅介质层上的多晶硅浮栅；形成于多晶硅浮栅侧壁上的侧墙。本发明可以有效解因工艺波动等所导致的WL to WL(字线至字线)隔离耐压波动较大问题，同时防止WLto WL穿通，减小漏电，改善隔离耐压。

公开(公告)号：CN114068673B

公开(公告)日：2024-06-18

申请号：CN202111304524.6

申请日：2021-11-05

Applicant: 华虹半导体(无锡)有限公司

Inventor： 宋婉 ,  许昭昭

IPC: H01L29/06 ,  H01L29/423 ,  H01L21/336 ,  H01L29/78

Abstract: 本发明提供一种超结沟槽栅MOSFET及制造方法，其中制造方法包括以下步骤：设置用于制作柱体区的薄阻挡层，薄阻挡层的厚度小于4um；通过高能量杂质离子注入形成柱体区，其中部分高能量杂质离子打穿薄阻挡层进入体区成为体区的杂质离子的一部分，柱体区的至少一部分处于体区的下方。本发明通过减薄高能量P‑Pillar注入时光刻胶的厚度，使得深宽比减小，降低光刻工艺的难度。并且，其中部分P型杂质离子打穿阻挡层，使P‑Pillar成为P型体区杂质离子一部分，因此通过减小P型阱注入的剂量，最终可实现与现有工艺相同的器件性能。

公开(公告)号：CN114267729B

公开(公告)日：2024-12-17

申请号：CN202111472259.2

申请日：2021-12-06

Applicant: 华虹半导体(无锡)有限公司

Inventor： 宋婉 ,  许昭昭

IPC: H01L29/423 ,  H01L29/78 ,  H01L21/336 ,  H01L21/265

Abstract: 本发明提供一种LDMOS器件的制备方法，其中，提供一第一型半导体材质的衬底，形成已连续的多晶硅栅层；分割所述多晶硅栅层，使所述多晶硅栅层分成对应所述阱区的第一多晶硅栅层及对应所述漂移区的第二多晶硅栅层；通过一第一掩膜同时对所述源漏掺杂区及所述第一多晶硅栅层进行第二型半导体离子重掺杂，以及，通过一第二掩膜同时对所述第一型半导体离子重掺杂区及所述第二多晶硅栅层进行第一型半导体离子重掺杂。本发明技术方案的有益效果为：显著降低了沟道的最大场强以及碰撞电离，大大改善了热载流子注入效应。

公开(公告)号：CN116314031A

公开(公告)日：2023-06-23

申请号：CN202211086764.8

申请日：2022-09-07

Applicant: 华虹半导体(无锡)有限公司

Inventor： 姚致远 ,  宋婉 ,  方明旭 ,  肖莉 ,  王黎 ,  陈华伦

IPC: H01L21/8238 ,  H01L27/02

Abstract: 本申请提供一种低阈值电压CMOS器件的省版方法，包括：提供一衬底，在衬底中形成埋层；在衬底上形成外延层；在外延层上涂覆光刻胶；调用BCD工艺平台中的具有漏极漂移区图案的掩模版；使用该掩模版将漏极漂移区图案转移至光刻胶中；以该光刻胶为掩模，实施一离子注入，在外延层中形成低压阱区。根据本申请，可以不增加新的具有低压阱区图案的掩模版，从而降低制造成本。

公开(公告)号：CN114068673A

公开(公告)日：2022-02-18

申请号：CN202111304524.6

申请日：2021-11-05

Applicant: 华虹半导体(无锡)有限公司

Inventor： 宋婉 ,  许昭昭

IPC: H01L29/06 ,  H01L29/423 ,  H01L21/336 ,  H01L29/78

Abstract: 本发明提供一种超结沟槽栅MOSFET及制造方法，其中制造方法包括以下步骤：设置用于制作柱体区的薄阻挡层，薄阻挡层的厚度小于4um；通过高能量杂质离子注入形成柱体区，其中部分高能量杂质离子打穿薄阻挡层进入体区成为体区的杂质离子的一部分，柱体区的至少一部分处于体区的下方。本发明通过减薄高能量P‑Pillar注入时光刻胶的厚度，使得深宽比减小，降低光刻工艺的难度。并且，其中部分P型杂质离子打穿阻挡层，使P‑Pillar成为P型体区杂质离子一部分，因此通过减小P型阱注入的剂量，最终可实现与现有工艺相同的器件性能。

公开(公告)号：CN114267729A

公开(公告)日：2022-04-01

申请号：CN202111472259.2

申请日：2021-12-06

Applicant: 华虹半导体(无锡)有限公司

Inventor： 宋婉 ,  许昭昭

IPC: H01L29/423 ,  H01L29/78 ,  H01L21/336 ,  H01L21/265

Abstract: 本发明提供一种LDMOS器件的制备方法，其中，提供一第一型半导体材质的衬底，形成已连续的多晶硅栅层；分割所述多晶硅栅层，使所述多晶硅栅层分成对应所述阱区的第一多晶硅栅层及对应所述漂移区的第二多晶硅栅层；通过一第一掩膜同时对所述源漏掺杂区及所述第一多晶硅栅层进行第二型半导体离子重掺杂，以及，通过一第二掩膜同时对所述第一型半导体离子重掺杂区及所述第二多晶硅栅层进行第一型半导体离子重掺杂。本发明技术方案的有益效果为：显著降低了沟道的最大场强以及碰撞电离，大大改善了热载流子注入效应。

公开(公告)号：CN114267721A

公开(公告)日：2022-04-01

申请号：CN202111541398.6

申请日：2021-12-16

Applicant: 华虹半导体(无锡)有限公司

Inventor： 宋婉 ,  许昭昭

IPC: H01L29/06 ,  H01L29/423 ,  H01L21/336 ,  H01L29/78

Abstract: 本申请公开了一种MOS器件及其制作方法，该器件包括：衬底；外延层，其形成于衬底上；栅极结构，其形成于外延层中，所述栅极结构包括栅极以及包覆所述栅极的周侧和底部的栅介质层；栅极结构两侧的外延层中形成有第一重掺杂区和第二重掺杂区，栅极结构两侧下方的外延层中形成有第一掺杂区和第二掺杂区，第一掺杂区和第一重掺杂区之间的外延层中形成有第三重掺杂区，第二掺杂区和第二重掺杂区之间的外延层中形成有第四重掺杂区，第三重掺杂区分别与第一掺杂区和第一重掺杂区相连，第四重掺杂区分别与第二掺杂区和第二重掺杂区相连；栅极结构下方的外延层中形成柱形掺杂区；层间介电层，其形成于栅极结构的顶部。