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公开(公告)号：CN119789427A
公开(公告)日：2025-04-08
申请号：CN202410163949.7
申请日：2024-02-05
Applicant: 爱思开海力士有限公司
Inventor： 李南宰
Abstract: 本公开涉及半导体装置以及制造半导体装置的方法。半导体装置可以包括：栅极结构，其包括交替堆叠的栅极线和绝缘层；沟道结构，其延伸穿过栅极结构并且包括沟道层和连接到沟道层的沟道焊盘；虚设栅极结构，其包括堆叠的虚设栅极线；虚设沟道结构，其延伸穿过虚设栅极结构并且包括虚设沟道层和连接到虚设沟道层的虚设沟道焊盘；隔离绝缘层，其设置在栅极结构和虚设栅极结构之间；以及虚设焊盘，其在栅极结构和虚设栅极结构之间设置在隔离绝缘层上。
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公开(公告)号：CN119730247A
公开(公告)日：2025-03-28
申请号：CN202411960169.1
申请日：2021-09-06
Applicant: 长江存储科技有限责任公司
Abstract: 本申请提供了一种三维存储结构。该三维存储结构包括：衬底，包括第一功能区；第一导电结构，设置于所述衬底上并与所述第一功能区电连接，用于实现所述三维存储结构的使用功能；第一垂直互连通道，电连接地设置于所述第一导电结构上；第二垂直互连通道，与所述第一垂直互连通道在电化学反应中具有相同的电位。
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公开(公告)号：CN119730243A
公开(公告)日：2025-03-28
申请号：CN202410505373.8
申请日：2024-04-25
Applicant: 爱思开海力士有限公司
Abstract: 本申请涉及半导体装置及制造半导体装置的方法。一种半导体装置可以包括：栅极结构，其包括层叠的局部线和多台阶结构，其中，多台阶结构限定了局部线的焊盘；沟道图案，其分别设置在焊盘上方；块字线，其设置在沟道图案上方并且沿着多台阶结构的轮廓延伸；以及第一接触插塞，其穿过沟道图案并且分别连接沟道图案与局部线。
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公开(公告)号：CN119677113A
公开(公告)日：2025-03-21
申请号：CN202311261727.0
申请日：2023-09-27
Applicant: 旺宏电子股份有限公司
Inventor： 丁榕泉
Abstract: 本发明是一种存储器元件，包括：接合结构以及多个位线。基底包括相邻的第一区与第二区。接合结构设置在基底上方。接合结构包括接合介电层、多个第一接合垫以及多个第二接合垫。接合介电层在第一区与第二区的基底上方。多个第一接合垫埋在第一区的所接合介电层中。多个第二接合垫埋在第二区的接合介电层中。多个位线设置在接合结构上方，从第一区延伸至第二区。在第一区的多个第一接合垫的密度大于在第二区的多个第二接合垫的密度。存储器元件可以是具有高容量与高性能的3DNAND闪存。
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公开(公告)号：CN119603968A
公开(公告)日：2025-03-11
申请号：CN202311161973.9
申请日：2023-09-08
Applicant: 长江存储科技有限责任公司
Abstract: 本发明实施例提供了一种半导体结构及其制备方法、存储系统、电子设备，涉及半导体芯片技术领域，旨在避免连接区的沟道结构漏电影响阵列区的沟道结构的存储功能，提高半导体结构的良品率。本申请实施例中提供的半导体结构包括位于阵列区的第一沟道结构和位于连接区的第二沟道结构，半导体结构还包括覆盖在堆叠结构上的第一绝缘隔离层，以及位于第一绝缘隔离层上的半导体层，第一半导体柱穿过第一绝缘隔离层与半导体层连接，第二半导体柱位于第一绝缘隔离层内，第一绝缘隔离层可以阻止半导体层在第二沟道结构处与栅线层直接连接，进而避免了第二沟道结构的漏电影响第一沟道结构的存储功能，提高了半导体结构的良品率。
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Patent Agency Ranking
公开(公告)号：CN119421417A
公开(公告)日：2025-02-11
申请号：CN202310937729.0
申请日：2023-07-26
Applicant: 长鑫科技集团股份有限公司
Abstract: 本申请涉及一种半导体结构及其制备方法，半导体结构包括：基底；堆叠结构，位于基底上，包括交替堆叠的半导体掺杂层与第一隔离层，第一隔离层两侧均具有半导体掺杂层；控制栅结构，由堆叠结构贯穿至基底，包括控制栅介质层以及控制栅线，控制栅介质层环绕控制栅线；浮栅结构，位于相邻半导体掺杂层之间，包括隧穿层以及浮置栅极，浮置栅极环绕控制栅结构，隧穿层环绕浮置栅极；沟道层，位于相邻半导体掺杂层之间，环绕隧穿层，且被第一隔离层包围。本申请实施例可以有效提高闪存器件性能。
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公开(公告)号：CN119383971A
公开(公告)日：2025-01-28
申请号：CN202410302147.X
申请日：2024-03-15
Applicant: 三星电子株式会社
Inventor： 崔贤默
Abstract: 半导体存储器件包括：外围电路结构，包括外围电路；堆叠结构，在外围电路结构上，并且包括交替堆叠的第一电极层和第一电极间绝缘层；第一竖直图案，延伸到堆叠结构中；堆叠结构上的第一绝缘层、第一绝缘层上的第二电极层、以及第二电极层上的第二绝缘层；线分离图案，延伸到第二绝缘层、第二电极层和第一绝缘层中；以及第二竖直图案，延伸到第二绝缘层、第二电极层和第一绝缘层中，其中，第二竖直图案电连接到第一竖直图案。
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公开(公告)号：CN119342822A
公开(公告)日：2025-01-21
申请号：CN202311467941.1
申请日：2023-11-06
Applicant: 爱思开海力士有限公司
Inventor： 李南宰
Abstract: 本申请涉及半导体装置及半导体装置的制造方法。一种半导体装置可以包括：栅极结构，其包括交替地层叠的栅极线和绝缘层；沟道结构，其延伸穿过栅极结构；虚设栅极结构，其包括层叠的虚设栅极线；虚设沟道结构，其延伸穿过虚设栅极结构；以及隔离绝缘结构，其包括层叠在栅极结构和虚设栅极结构之间的水平部分以及延伸穿过水平部分的垂直部分。
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公开(公告)号：CN119183292A
公开(公告)日：2024-12-24
申请号：CN202311729433.6
申请日：2023-12-15
Applicant: 爱思开海力士有限公司
Inventor： 李南宰
Abstract: 一种存储器装置及制造该存储器装置的方法，该存储器装置包括彼此间隔开的第一垂直结构和第二垂直结构以及接触第一垂直结构的底部和第二垂直结构的底部的连接结构。存储器装置还包括设置在第一垂直结构与第二垂直结构之间的第一栅极层以及围绕第一垂直结构和第二垂直结构以及连接结构的第二栅极层。存储器装置还包括设置在第一垂直结构上的全局线以及设置在第二垂直结构上的局部线。
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公开(公告)号：CN110021605B
公开(公告)日：2024-12-03
申请号：CN201811462966.1
申请日：2018-11-30
Applicant: 三星电子株式会社
IPC: H10B41/35 , H10B41/27 , H10B41/41 , H10B41/50 , H10B43/35 , H10B43/27 , H10B43/40 , H10B43/50 , H01L23/538
Abstract: 一种三维半导体存储器件包括：外围逻辑结构，包括设置在半导体衬底上的多个外围逻辑电路；水平半导体层，设置在外围逻辑结构上；电极结构，包括竖直地交替堆叠在水平半导体层上的多个电极和绝缘层；以及贯通互连结构，穿透电极结构和水平半导体层，并且包括连接到外围逻辑结构的贯通插塞。绝缘层中的第一绝缘层的侧壁与贯通插塞间隔开第一距离。电极中的第一电极的侧壁与贯通插塞间隔开大于第一距离的第二距离。
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