公开(公告)号：CN118280842A

公开(公告)日：2024-07-02

申请号：CN202410342475.2

申请日：2024-03-22

Applicant: 华虹半导体(无锡)有限公司 ,  上海华虹宏力半导体制造有限公司

Inventor： 许昭昭 ,  宋婉 ,  陈思彤 ,  徐进 ,  潘嘉 ,  刘冬华 ,  钱文生

IPC: H01L21/336 ,  H01L29/786 ,  H01L29/423 ,  H01L29/06

Abstract: 本申请提供一种超结‑沟槽栅MOSFET器件及其制备方法，其中制备方法中，以硬掩膜层为掩膜，在深沟槽表面形成牺牲氧化层，接着利用牺牲氧化层作为注入衬垫层，通过至少两次高能注入在深沟槽底部的外延层中形成与深沟槽底壁保持一定间距的埋入型离子注入区，然后采用倾斜注入在深沟槽和埋入型离子注入区之间形成引出注入区以引出埋入型离子注入区，本申请由于深沟槽的存在，使得在同等注入能量下，本申请从深沟槽底壁注入的埋入型离子注入区嵌入到漂移区内的深度大于传统的直接从深沟槽之间的外延层表面注入的离子注入区的深度，可以使埋入型离子注入区更靠近衬底，充分利用埋入型离子注入区作为耗尽漂移区，改善了MOSFET器件的电性能。

公开(公告)号：CN116013984A

公开(公告)日：2023-04-25

申请号：CN202211263160.6

申请日：2022-10-14

Applicant: 华虹半导体(无锡)有限公司 ,  上海华虹宏力半导体制造有限公司

Inventor： 陈思彤 ,  潘嘉 ,  陈正嵘 ,  钱文生 ,  许昭昭 ,  宋婉 ,  刘冬华

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/10 ,  H01L21/336

Abstract: 本申请涉及半导体集成电路制造技术领域，具体涉及一种深槽超结DMOS器件及其制作方法。器件包括：第一导电类型基底层，第一导电类型基底层包括相对的正面和背面，正面形成源极，背面形成漏极；第二导电类型阱区，第二导电类型阱区位于源极的下层；第二导电类型埋层柱，第二导电类型埋层柱形成于第一导电类型基底层中，且从第二导电类型阱区的下表面向下延伸；多晶硅沟槽结构，多晶硅沟槽结构形成于第二导电类型埋层柱的左、右两侧，且多晶硅沟槽结构从正面向下延伸依次穿过源极、第二导电类型阱区，多晶硅沟槽结构的底端伸出第二导电类型阱区；第一导电类型注入区，第一导电类型注入区包围在伸出第二导电类型阱区的多晶硅沟槽结构的底端。

公开(公告)号：CN115799315A

公开(公告)日：2023-03-14

申请号：CN202211491920.9

申请日：2022-11-25

Applicant: 华虹半导体(无锡)有限公司 ,  上海华虹宏力半导体制造有限公司

Inventor： 陈思彤 ,  潘嘉 ,  杨继业

IPC: H01L29/36 ,  H01L29/739 ,  H01L21/331 ,  H01L29/06

Abstract: 本申请公开了一种IGBT器件及其制作方法，该器件包括：衬底，衬底中形成有第一栅极和第二栅极，衬底表面，以及第一栅极、第二栅极和衬底之间形成有栅介质层；衬底的正面至第一深度形成有第一掺杂区，衬底的正面至第二深度形成有第一重掺杂区，衬底的背面至第三深度形成有第二掺杂区，衬底的背面至第四深度形成有第二重掺杂区，第二深度小于第一深度，第四深度小于第三深度；第一栅极和第二栅极之间形成柱形掺杂区，柱形掺杂区的底部低于第一栅极和第二栅极的底部，柱形掺杂区的顶部低于第一栅极和所述第二栅极的顶部。本申请通过在IGBT器件的第一栅极和第二栅极之间下方的台面区域形成柱形掺杂区，从而将漂移区电场转变为沿垂直方向的近均匀分布，提高了器件的电学性能。

公开(公告)号：CN117393602A

公开(公告)日：2024-01-12

申请号：CN202311183972.4

申请日：2023-09-14

Applicant: 上海华虹宏力半导体制造有限公司 ,  华虹半导体(无锡)有限公司

Inventor： 潘嘉 ,  杨继业 ,  陈思彤 ,  卢烁今 ,  齐笑

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明公开了一种屏蔽栅沟槽型功率器件及工艺方法，包含：在半导体衬底中进行刻蚀形成沟槽；然后淀积一层第一氧化层，以光刻胶沟槽填充满；对光刻胶进行过刻蚀使光刻胶保留至沟槽深度的二分之一处；去除沟槽内保留的光刻胶以上的所有第一氧化硅层；去除所有的光刻胶，使所述沟槽内部没有光刻胶残留；再次形成第二氧化层，所述第二氧化层的厚度小于所述第一氧化层；所述第二氧化层形成于所述半导体衬底的表面以及沟槽内壁，在所述沟槽内壁上所述第二氧化层与所述第一氧化层连成一体；在所述沟槽内填充满多晶硅形成T型场板。T型场版能缓和SGT的漂移区至栅边缘的电场强度，改善热载流子效应，提高SGT的漏极和源极之间的击穿耐压。

公开(公告)号：CN115775733A

公开(公告)日：2023-03-10

申请号：CN202211320509.5

申请日：2022-10-26

Applicant: 上海华虹宏力半导体制造有限公司 ,  华虹半导体(无锡)有限公司

Inventor： 潘嘉 ,  吴长明 ,  杨继业 ,  陈思彤

IPC: H01L21/336 ,  H01L29/78

Abstract: 本发明提供了一种半导体结构及其制备方法，应用于半导体技术领域。具体的，在本发明提出了一种半导体结构的制备方法中，其通过先形成SGT器件结构的多晶硅栅，然后在形成该结构的屏蔽栅，从而提出一种更有利于半导体制程中应力改善的SGT制备方法。

公开(公告)号：CN118398498A

公开(公告)日：2024-07-26

申请号：CN202410545618.X

申请日：2024-04-30

Applicant: 华虹半导体(无锡)有限公司 ,  上海华虹宏力半导体制造有限公司

Inventor： 陈思彤 ,  赵纪栋 ,  王立乾 ,  潘嘉

IPC: H01L21/336 ,  H01L29/06 ,  H01L29/78

Abstract: 本申请公开了一种半导体器件的制作方法，包括：提供一衬底，该衬底包括第一区域和第二区域，第一区域用于形成沟槽型MOS器件，第二区域用于形成终端结构，衬底中形成有器件沟槽和终端沟槽，器件沟槽用于形成沟槽型MOS器件，终端沟槽用于形成终端结构，衬底、器件沟槽和终端沟槽表面形成有第一氧化物层；在器件沟槽和终端沟槽中填充第一多晶硅层；在器件沟槽中形成沟槽型MOS器件，沟槽型MOS器件包括器件沟槽中的第一多晶硅层，形成于第一多晶硅层的周侧的第二多晶硅层，隔离第二多晶硅层和第一多晶硅层、衬底的第二氧化物层；形成层间介电层，层间介电层覆盖沟槽型MOS器件和终端结构；形成沟槽型MOS器件和终端结构的金属引出层。

公开(公告)号：CN116864373A

公开(公告)日：2023-10-10

申请号：CN202310789234.8

申请日：2023-06-30

Applicant: 华虹半导体(无锡)有限公司 ,  上海华虹宏力半导体制造有限公司

Inventor： 张蕾 ,  金立培 ,  陈思彤 ,  齐笑 ,  潘嘉 ,  杨继业

IPC: H01L21/02 ,  C23C14/00 ,  C23C16/00

Abstract: 本发明属于半导体晶圆加工技术领域，尤其涉及一种晶圆形变预防方法、膜结构及芯片；于第二工作面（120），即与工件（600）核心图形所在第一工作面（110）相背对之另一面制备平衡层，亦即第三补偿层（300），来抵消、削弱工件（600）失衡的应力分布SD（Stress Distribution），确保工件（600）满足相关设备对翘曲度的限制，提升有效工作时间；其中，可结合工件（600）结构、材料特征，通过实验测量或仿真获取其第三补偿层（300）的第七厚度值（777），并可通过背面模板沉积机台制备其平衡层；其实施例还公开了平衡层可选的介质材料和优化方案，为缓解工件（600）马鞍形翘曲提供了有效的解决方案，适用于功率器件或电源（POWER）产品制备。

公开(公告)号：CN115148789A

公开(公告)日：2022-10-04

申请号：CN202210872861.3

申请日：2022-07-21

Applicant: 华虹半导体(无锡)有限公司 ,  上海华虹宏力半导体制造有限公司

Inventor： 陈正嵘 ,  钱文生 ,  陈思彤 ,  许昭昭 ,  宋婉 ,  刘冬华 ,  卫乐平

IPC: H01L29/06 ,  H01L29/36 ,  H01L29/66

Abstract: 一种半导体结构及其形成方法，其中形成方法包括：提供衬底，所述衬底包括器件区、以及包围所述器件区的保护环区；在所述器件区内形成功率器件、以及在所述保护环区内形成保护环，所述保护环内具有第一掺杂离子，其中，所述保护环内的第一掺杂离子由在形成所述功率器件过程中采用的部分掺杂工艺形成，所述保护环内的第一掺杂离子的电学类型与所述功率器件的器件类型不同。由于所述保护环的形成是利用形成所述功率器件中采用的必要的掺杂工艺同步形成，避免了额外采用光罩工艺和掺杂工艺形成所述保护环，有效减少了制程步骤和制程成本。

公开(公告)号：CN118098973A

公开(公告)日：2024-05-28

申请号：CN202410186167.5

申请日：2024-02-19

Applicant: 华虹半导体(无锡)有限公司 ,  上海华虹宏力半导体制造有限公司

Inventor： 许洁 ,  陈思彤 ,  卢烁今 ,  潘嘉 ,  杨继业

IPC: H01L21/336 ,  H01L21/265 ,  H01L29/06 ,  H01L29/78

Abstract: 本申请涉及半导体集成电路制造技术领域，具体涉及一种SGT耐压提升器件及其制造方法。其中器件包括：半导体外延层，所述半导体外延层中形成沟槽栅，所述沟槽栅包括位于下部的屏蔽栅结构和位于上部的栅极结构，所述沟槽栅两侧的所述半导体外延层表层形成第一导电类型体区；第二导电类型的载流子扩展层，所述载流子扩展层形成于所述沟槽栅两侧的所述半导体外延层中，所述载流子扩展层与所述第一导电类型体区相间隔，所述载流子扩展层的掺杂浓度高于所述半导体外延层的掺杂浓度，载流子扩展层的注入能量高于第一导电类型体区的注入能量。

公开(公告)号：CN115881784A

公开(公告)日：2023-03-31

申请号：CN202211491918.1

申请日：2022-11-25

Applicant: 华虹半导体(无锡)有限公司 ,  上海华虹宏力半导体制造有限公司

Inventor： 陈思彤 ,  潘嘉 ,  杨继业

IPC: H01L29/36 ,  H01L29/06 ,  H01L29/739 ,  H01L21/331

Abstract: 本申请公开了一种逆导型IGBT器件及其形成方法，该器件包括：衬底，衬底中形成有第一栅极和第二栅极，衬底表面，以及第一栅极、第二栅极和衬底之间形成有栅介质层；衬底的正面至第一深度形成有第一掺杂区，衬底的正面至第二深度形成有第一重掺杂区，第二重掺杂区中形成有第三重掺杂区和第四重掺杂区，衬底的背面至第三深度形成有第二掺杂区，衬底的背面至第四深度形成有第二重掺杂区，第二深度小于第一深度，第四深度小于第三深度；第一栅极和第二栅极之间的衬底中形成有柱形掺杂区，柱形掺杂区的底部低于第一栅极和第二栅极的底部，柱形掺杂区的顶部低于第一栅极和所述第二栅极的顶部。