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公开(公告)号：CN119208257A
公开(公告)日：2024-12-27
申请号：CN202411187760.8
申请日：2024-08-27
Applicant: 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC: H01L21/8234
Abstract: 本发明提供一种SOI BCD工艺集成SGT器件的制造方法，提供第一导电类型的SOI衬底，其由自下而上依次堆叠的第一导电类型的衬底、氧化层和薄硅层组成，衬底上包括第一导电类型的MOS器件的形成区、LDMOS器件的形成区以及SGT器件的形成区，去除SGT器件上的氧化层和薄硅层，之后在衬底上形成第一导电类型的外延层；在外延层上形成浅沟槽隔离以定义出有源区，在第一导电类型的MOS器件的形成区、LDMOS器件的形成区的外延层上分别形成第一、二深沟槽，第一、二深沟槽的底端延伸至衬底上；在第一、二深沟槽中分别形成第一、二深沟槽隔离结构。本发明将SGT器件与LDMOS器件进行整合，为智能高边开关芯片的制造提供解决方案，提升竞争力。
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公开(公告)号：CN118969734A
公开(公告)日：2024-11-15
申请号：CN202411022366.9
申请日：2024-07-26
Applicant: 上海华虹宏力半导体制造有限公司 , 华虹半导体制造(无锡)有限公司 , 华虹半导体(无锡)有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本发明提供一种半导体结构及形成方法，其中半导体结构的形成方法包括：提供基底，所述基底包括SGT器件区、高压器件区以及低压器件区，所述高压器件区位于所述SGT器件区与所述低压器件区之间；刻蚀所述基底，在所述SGT器件区与所述高压器件区的交界处、所述高压器件区与所述低压器件区的交界处以及所述高压器件区内形成深沟槽；在所述深沟槽内形成深沟槽隔离结构。
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公开(公告)号：CN119133088A
公开(公告)日：2024-12-13
申请号：CN202411158237.2
申请日：2024-08-22
Applicant: 上海华虹宏力半导体制造有限公司 , 华虹半导体制造(无锡)有限公司 , 华虹半导体(无锡)有限公司
IPC: H01L21/768 , H01L21/77
Abstract: 本发明提供一种利用选择性外延集成BCD和SGT器件的制造方法，提供第一导电类型的高掺杂的衬底，衬底上包括BCD器件的形成区以及SGT器件的形成区，在衬底上形成硬掩模层，刻蚀BCD器件形成区上的衬底形成凹槽，在裸露的衬底上形成氧化层，刻蚀去除凹槽底部上的氧化层，形成填充凹槽的为第二导电类型的低掺杂的外延层，研磨外延层和硬掩模层至衬底上；在SGT器件的形成区上的衬底上形成SGT器件的部分结构；形成浅沟槽隔离结构以定义出BCD器件的有源区；利用离子注入形成SGT器件的第一阱，第一阱为第二导电类型；利用离子注入形成BCD器件的阱区和漂移区。本发明整合BCD和SGT工艺，能够实现单芯片集成，降低制造成本，提高产品竞争力。
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公开(公告)号：CN106887465A
公开(公告)日：2017-06-23
申请号：CN201710004146.7
申请日：2017-01-04
Applicant: 上海华虹宏力半导体制造有限公司
Inventor： 陈晨
IPC: H01L29/78 , H01L21/336
Abstract: 本发明公开了一种沟槽型双层栅MOSFET的制作方法，步骤包括：1)刻蚀沟槽，生长ONO结构的沟槽层接膜；2)生长源极多晶硅，反刻蚀至沟槽上表面；3)用光刻胶保护源极多晶硅引出端，反刻蚀密集区的源极多晶硅；4)依次去除沟槽层接膜中的部分外层氧化硅膜、光刻胶、沟槽层接膜中的剩余外层氧化硅膜；5)生长多晶硅间的氧化层；6)去除沟槽层接膜中的氮化硅膜和内层氧化硅膜；7)依次生长栅极氧化层、栅极多晶硅，并反刻蚀栅极多晶硅，完成器件的制作。本发明通过优化沟槽层接膜去除工艺和减少源极多晶硅的氧化量，改善了源极多晶硅引出端的IPO层形貌，解决了栅极多晶硅残留的问题，从而消除了栅极到源极的漏电隐患。
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公开(公告)号：CN104538451B
公开(公告)日：2018-02-06
申请号：CN201410853978.2
申请日：2014-12-31
Applicant: 上海华虹宏力半导体制造有限公司
Inventor： 陈晨
IPC: H01L29/78 , H01L23/532 , H01L21/336 , H01L21/768
Abstract: 本发明公开了一种沟槽型双层栅MOS，其栅极沟槽内包含有第一多晶硅及第二多晶硅，形成双层栅，所述第一多晶硅位于沟槽下部，与沟槽之间间隔有介质层，第一多晶硅上方具有热氧化介质层及高密度等离子氧化膜；第二多晶硅位于高密度等离子氧化膜上方的沟槽内，与沟槽之间间隔有栅氧化层；所述第二多晶硅与栅氧化层之间还间隔有接触孔接膜层。本发明还公开了所述沟槽型双层栅MOS的工艺方法，通过本发明工艺制备的沟槽型双层栅MOS，解决了源端与漏端之间漏电的问题，提高了器件的击穿电压。
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Patent Agency Ranking
公开(公告)号：CN106098544A
公开(公告)日：2016-11-09
申请号：CN201610427909.4
申请日：2016-06-16
Applicant: 上海华虹宏力半导体制造有限公司
Inventor： 陈晨
IPC: H01L21/28 , H01L21/285
CPC classification number: H01L29/401 , H01L29/4236 , H01L29/42364
Abstract: 本发明公开了一种改善沟槽型双层栅MOS中介质层形貌的方法，其中：在沟槽内形成ONO结构的底部介质层；生长第一层多晶硅并反刻蚀形成源多晶硅；热氧化形成多晶硅间隔离氧化层；去除多晶硅间隔离氧化层上方的沟槽侧壁的第三氧化膜；去除多晶硅间隔离氧化层上方的沟槽侧壁的第二氮化膜，并进行过刻蚀使第二氮化膜顶部低于多晶硅间隔离氧化层顶部；在沟槽侧面、多晶硅间隔离氧化层表面以及多晶硅间隔离氧化层与第一氧化膜之间进行高密度等离子体氧化膜淀积，该氧化膜作为栅氧化层。本发明利用高密度等离子体淀积的氧化膜在第二氮化膜和后续形成的多晶硅栅之间形成隔绝，避免了第二氮化膜与多晶硅栅直接接触形成弱点导致栅极到源级的漏电偏大。
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公开(公告)号：CN104517960A
公开(公告)日：2015-04-15
申请号：CN201410398107.6
申请日：2014-08-13
Applicant: 上海华虹宏力半导体制造有限公司
IPC: H01L27/06 , H01L29/78 , H01L29/423 , H01L29/06 , H01L29/872
Abstract: 本发明公开了一种基于屏蔽栅的沟槽栅MOSFET和肖特基二极管的集成结构，形成于硅衬底上且沟槽栅MOSFET和肖特基二极管的形成区域分开且相邻。沟槽栅MOSFET采用具有屏蔽栅的双栅结构，在肖特基二极管的形成区域形成有和沟槽栅相同的沟槽结构，通过正面金属层填充到沟槽的顶部来在沟槽侧面形成肖特基接触，正面金属层同时也和沟槽外的硅外延层形成肖特基接触，沟槽侧面和沟槽外的肖特基接触的结构能够大大增加肖特基接触的面积，能大大减少肖特基二极管的形成区域所占芯片的面积。同时本发明的肖特基二极管和采用沟槽接触孔的源极接触孔无关，故肖特基二极管的性能不受沟槽接触孔的影响，工艺相对简单且容易控制。
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公开(公告)号：CN104465781A
公开(公告)日：2015-03-25
申请号：CN201410852324.8
申请日：2014-12-31
Applicant: 上海华虹宏力半导体制造有限公司
IPC: H01L29/78 , H01L29/08 , H01L21/336
CPC classification number: H01L29/7832 , H01L29/66484 , H01L29/6656
Abstract: 本发明公开了一种沟槽型双层栅MOS，其硅衬底中具有体区，源极沟槽位于体区且底部位于衬底中，沟槽内填充多晶硅；多晶硅略低于硅衬底表面，多晶硅上方具有热氧化层填满沟槽；衬底表面为硼磷硅玻璃；所述硅衬底中还具有肖特基沟槽，所述肖特基沟槽填充多晶硅，且多晶硅与沟槽之间以氧化层隔离；所述源极沟槽内的多晶硅与源极沟槽之间还间隔有隔离层，所述隔离层是第一氧化硅层、氮化硅以及第二氧化硅层的复合三明治结构；所述硼磷硅玻璃不填充入源极沟槽；所述肖特基沟槽内是以多晶硅填充满。本发明还公开了所述沟槽型双层栅MOS的工艺方法，本方法改善了肖特基区形貌，避免了深接触孔工艺，有效避免形成碗口界面，使刻蚀精度更易控制，节约成本。
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公开(公告)号：CN104517960B
公开(公告)日：2017-08-08
申请号：CN201410398107.6
申请日：2014-08-13
Applicant: 上海华虹宏力半导体制造有限公司
IPC: H01L27/06 , H01L29/78 , H01L29/423 , H01L29/06 , H01L29/872
Abstract: 本发明公开了一种基于屏蔽栅的沟槽栅MOSFET和肖特基二极管的集成结构，形成于硅衬底上且沟槽栅MOSFET和肖特基二极管的形成区域分开且相邻。沟槽栅MOSFET采用具有屏蔽栅的双栅结构，在肖特基二极管的形成区域形成有和沟槽栅相同的沟槽结构，通过正面金属层填充到沟槽的顶部来在沟槽侧面形成肖特基接触，正面金属层同时也和沟槽外的硅外延层形成肖特基接触，沟槽侧面和沟槽外的肖特基接触的结构能够大大增加肖特基接触的面积，能大大减少肖特基二极管的形成区域所占芯片的面积。同时本发明的肖特基二极管和采用沟槽接触孔的源极接触孔无关，故肖特基二极管的性能不受沟槽接触孔的影响，工艺相对简单且容易控制。
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公开(公告)号：CN106876278A
公开(公告)日：2017-06-20
申请号：CN201710116691.5
申请日：2017-03-01
Applicant: 上海华虹宏力半导体制造有限公司
IPC: H01L21/336 , H01L21/28 , H01L29/423
CPC classification number: H01L29/66477 , H01L21/28008 , H01L29/4236
Abstract: 本发明公开了一种具有屏蔽栅的沟槽栅器件的制造方法，包括步骤：步骤一、提供表面形成有硅外延层的硅衬底并进行光刻刻蚀形成沟槽；步骤二、形成底部氧化层和第一层多晶硅；步骤三、对第一层多晶硅进行第一次刻蚀；步骤四、对第一层多晶硅进行第二次刻蚀形成有沟槽底部的第一层多晶硅组成的多晶硅屏蔽栅；步骤五、对多晶硅屏蔽栅进行三氯氧磷扩散掺杂；步骤六、去除多晶硅屏蔽栅顶部的沟槽侧面的和沟槽外的底部氧化层；步骤七、进行热氧化工艺同时形成栅氧化层和多晶硅间氧化膜；步骤八、形成第二层多晶硅。本发明能提高IPO的厚度，从而能降低器件的漏电流和寄生电容Cgs，提高器件的性能。
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