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公开(公告)号：CN119947104A
公开(公告)日：2025-05-06
申请号：CN202510060459.9
申请日：2025-01-14
Applicant: 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
Abstract: 本申请提供一种ETOX NOR型闪存器件及其制备方法，其中制备方法中，在控制栅材料层上形成盖帽层，然后形成第一深沟槽和第二深沟槽，并在第一深沟槽和第二深沟槽中填充牺牲氧化层，并平坦化牺牲氧化层，接着刻蚀第一深沟槽中的牺牲氧化层并通过离子注入工艺形成源线离子注入区；接着在第一深沟槽中填充源线材料层，本申请采用牺牲氧化层填充第一深沟槽，避免了传统SAS工艺中在深沟槽侧壁上残留光刻胶后续对器件性能造成不良影响的情形，改善了器件性能，也有利于存储单元的尺寸进一步微缩集成。
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公开(公告)号：CN118888553A
公开(公告)日：2024-11-01
申请号：CN202410780434.1
申请日：2024-06-17
Applicant: 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
Abstract: 本申请涉及半导体集成电路制造技术领域，具体涉及一种SOI LDMOS与SGT集成器件的制造方法。供SOI衬底；刻蚀SGT区域位置处的半导体薄层和绝缘层露出N+型半导体层；通过掺杂外延工艺在外露的半导体薄层和所述N+型半导体层的上表面外延生长形成N‑型外延层；在LDMOS区域制作形成隔离深沟槽和隔离浅沟槽；制作形成隔离氧化层；在SGT区域刻蚀所述N‑型外延层制作形成栅沟槽和隔离沟槽；在SGT区域制作形成第一多晶硅；在SGT区域制作形成第二多晶；制作形成LDMOS区域的P型体区、N型漂移区和N型阱区，制作形成SGT区域中的P型阱区，所述P型阱区位于所述栅沟槽上部周围的N‑型外延层中；制作形成LDMOS区域和SGT区域的重掺杂区，制作形成LDMOS区域的栅极结构。
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公开(公告)号：CN111129156A
公开(公告)日：2020-05-08
申请号：CN201911373468.4
申请日：2019-12-27
Applicant: 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC: H01L29/78 , H01L21/336 , H01L21/265
Abstract: 本发明涉及NMOS器件的制作方法及以其制作的半导体器件，涉及半导体集成电路制造工艺，在NMOS器件的制作过程中，通过在多晶硅沉积之后，在多晶硅层顶部形成一层锗非晶层，可减小N型轻掺杂源漏注入工艺对多晶硅层的注入深度，因此可提高N型轻掺杂源漏注入工艺的能量到达到有效改善HCI效应的目的的范围内，而有效改善HCI效应，提高NMOS器件的性能，且其仅需要在对NMOS器件的栅极结构图形区域内的多晶硅层进行磷离子注入工艺之后，增加一道Ge注入即可，除此不增加任何步骤，且其与磷离子注入工艺共用一块掩膜版，生产成本增加极少。
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公开(公告)号：CN119894045A
公开(公告)日：2025-04-25
申请号：CN202510099387.9
申请日：2025-01-22
Applicant: 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
Abstract: 本申请涉及半导体集成电路制造技术领域，具体涉及一种嵌入先进工艺中的高压MOS器件。包括半导体基层，半导体基层上形成沿纵向延伸的栅极；在对栅极施加电压后，栅极对应位置处的半导体基层中形成沿纵向方向延伸的沟道区，沟道区在横向上具有第一宽度；半导体基层中还形成：第一漂移区，第一漂移区位于沟道区横向的左侧，第一漂移区与沟道区相靠近的一侧相交叠；第二漂移区，第二漂移区位于沟道区横向的右侧，第二漂移区与沟道区相靠近的一侧相交叠；第二漂移区与第一漂移区之间相间隔第二宽度；反型调节区，反型调节区位于栅极纵向延伸的两端边界位置处，反型调节区的杂质类型与第一漂移区和所述第二漂移区的杂质类型相反。
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公开(公告)号：CN119208257A
公开(公告)日：2024-12-27
申请号：CN202411187760.8
申请日：2024-08-27
Applicant: 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC: H01L21/8234
Abstract: 本发明提供一种SOI BCD工艺集成SGT器件的制造方法，提供第一导电类型的SOI衬底，其由自下而上依次堆叠的第一导电类型的衬底、氧化层和薄硅层组成，衬底上包括第一导电类型的MOS器件的形成区、LDMOS器件的形成区以及SGT器件的形成区，去除SGT器件上的氧化层和薄硅层，之后在衬底上形成第一导电类型的外延层；在外延层上形成浅沟槽隔离以定义出有源区，在第一导电类型的MOS器件的形成区、LDMOS器件的形成区的外延层上分别形成第一、二深沟槽，第一、二深沟槽的底端延伸至衬底上；在第一、二深沟槽中分别形成第一、二深沟槽隔离结构。本发明将SGT器件与LDMOS器件进行整合，为智能高边开关芯片的制造提供解决方案，提升竞争力。
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Patent Agency Ranking
公开(公告)号：CN111128700A
公开(公告)日：2020-05-08
申请号：CN201911307976.2
申请日：2019-12-18
Applicant: 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC: H01L21/265 , H01L21/336 , H01L29/78
Abstract: 本申请公开了一种半导体器件的制备方法和半导体器件，所述方法包括：提供一衬底，该衬底上形成有至少一个浅槽隔离结构；在衬底的输入/输出N型有源区进行P阱离子注入；在衬底上依次生长栅氧化层以及多晶硅层；根据多晶硅层制备得到至少一个栅极；在输入/输出N型有源区进行NLDD离子注入，在衬底的低压P型有源区进行PLDD离子注入，NLDD离子注入的离子包括砷离子和磷离子；在栅极的周侧生长隔离侧壁；分别在N型有源区和P型有源区进行SD离子注入后，进行退火处理。本申请通过在输入/输出N型有源区进行NLDD离子注入时注入的离子为砷离子和磷离子，从而制备得到的半导体器件具有较小的衬底电流，进而提高了半导体器件的HCI可靠性。
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公开(公告)号：CN119133088A
公开(公告)日：2024-12-13
申请号：CN202411158237.2
申请日：2024-08-22
Applicant: 上海华虹宏力半导体制造有限公司 , 华虹半导体制造(无锡)有限公司 , 华虹半导体(无锡)有限公司
IPC: H01L21/768 , H01L21/77
Abstract: 本发明提供一种利用选择性外延集成BCD和SGT器件的制造方法，提供第一导电类型的高掺杂的衬底，衬底上包括BCD器件的形成区以及SGT器件的形成区，在衬底上形成硬掩模层，刻蚀BCD器件形成区上的衬底形成凹槽，在裸露的衬底上形成氧化层，刻蚀去除凹槽底部上的氧化层，形成填充凹槽的为第二导电类型的低掺杂的外延层，研磨外延层和硬掩模层至衬底上；在SGT器件的形成区上的衬底上形成SGT器件的部分结构；形成浅沟槽隔离结构以定义出BCD器件的有源区；利用离子注入形成SGT器件的第一阱，第一阱为第二导电类型；利用离子注入形成BCD器件的阱区和漂移区。本发明整合BCD和SGT工艺，能够实现单芯片集成，降低制造成本，提高产品竞争力。
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公开(公告)号：CN119133083A
公开(公告)日：2024-12-13
申请号：CN202411156857.2
申请日：2024-08-21
Applicant: 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC: H01L21/762 , H01L27/12
Abstract: 本申请提供一种集成半导体器件及其制备方法，其中集成半导体器件的制备方法中，采用DTI(第一深沟槽隔离结构、第二深沟槽隔离结构)和SOI(底层硅衬底、中间氧化层和顶层硅衬底)结合，形成全介质隔离，从而完全隔离SOI上的CMOS器件(本实施例以NMOS器件为例)和LDMOS器件，提高了芯片整体的抗EMI能力，并完全杜绝寄生双极效应，消除了闩锁的风险，从而提升了电路工作可靠性。
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公开(公告)号：CN119132951A
公开(公告)日：2024-12-13
申请号：CN202411151401.7
申请日：2024-08-21
Applicant: 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC: H01L21/335 , H01L29/808 , H01L29/423
Abstract: 本申请提供了一种兼容于BCD平台的结型场效应晶体管及其制备方法，其中制备方法中，在刻蚀LDMOS器件区的第二栅极打开第二漂移区的部分表面的同时，刻蚀JFET器件区的第一栅极的中间区域以形成第一开口，打开第一漂移区的部分表面，随后通过离子注入工艺，在JFET器件区的第一开口底部的第一漂移区中形成第一体区。本申请在形成第一体区过程中无需额外增加新光罩，在刻蚀LDMOS器件区的第二栅极打开第二漂移区的部分表面的过程中同步打开JFET器件区的后续进行第一体区注入的第一栅极中间区域，从而节省了单独打开第一栅极中间区域的光罩，简化了制备工艺，降低了成本。
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公开(公告)号：CN118919493A
公开(公告)日：2024-11-08
申请号：CN202411002678.3
申请日：2024-07-24
Applicant: 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC: H01L21/8249 , H01L23/62
Abstract: 本申请涉及半导体集成电路制造技术领域，具体涉及一种BCD芯片制造方法和BCD芯片。其中方法包括：提供第一导电类型半导体衬底；向第一导电类型半导体衬底的上表面注入第二导电类型杂质，在第一导电类型半导体衬底上表面的表层中形成第二导电类型埋层；通过掺杂外延生长工艺在第二导电类型埋层上生长形成第一导电类型外延层；制作形成多个深沟槽隔离结构；深沟槽隔离结构之间制作形成BCD器件，制作形成覆盖在BCD器件上的金属互连层；在金属互连层的上表面键合厚硅基板形成厚晶片结构；对第一导电类型半导体衬底的背面进行减薄；在相邻两个深沟槽隔离结构之间的第一导电类型半导体衬底下表层中制作形成EOS防护器件。
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