公开(公告)号：CN111261630B

公开(公告)日：2023-01-06

申请号：CN201911210282.7

申请日：2019-12-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 包家豪 ,  陈稚轩 ,  洪连嵘 ,  林士豪

IPC: H01L27/092 ,  H01L21/8238

Abstract: 本文公开了具有中性区域以最小化金属栅极边界效应的栅极结构及其制造方法。示例性金属栅极包括第一部分、第二部分和第三部分。第二部分设置在第一部分和第三部分之间。第一部分包括第一栅极介电层、第一p型功函层和第一n型功函层。第二部分包括第二栅极介电层和第二p型功函层。第三部分包括第三栅极介电层、第三p型功函层和第二n型功函层。第二p型功函层将第一n型功函层与第二n型功函层分隔开，从而使得第一n型功函层不与第二n型功函层共享界面。本发明的实施例还涉及集成电路、集成电路器件及其形成方法。

公开(公告)号：CN115084023A

公开(公告)日：2022-09-20

申请号：CN202210524276.4

申请日：2022-05-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 包家豪 ,  杨智铨 ,  林士豪 ,  林建隆 ,  李致葳 ,  陈健源 ,  洪若珺 ,  詹咏翔 ,  林祐宽 ,  洪连嵘

IPC: H01L21/8234 ,  H01L21/8238

Abstract: 一种半导体结构的形成方法，包括提供基板、虚设鳍片、多个半导体通道层的堆叠；形成包绕堆叠的每个半导体通道层的界面层；沉积高介电常数介电层，其中高介电常数介电层的第一部分沉积在界面层上方且其和高介电常数介电层的第二部分间隔第一距离；在虚设鳍片上方和半导体通道层的堆叠上方，沉积第一介电层，其中第一介电层的合并临界尺寸大于第一距离，造成第一介电层沉积在虚设鳍片和半导体通道层的堆叠的最顶层之间的横向空间，以提供气隙，其垂直方向上位于半导体通道层的堆叠的相邻的多个层之间、且水平方向上位于虚设鳍片和半导体通道层的堆叠之间。

公开(公告)号：CN107017257A

公开(公告)日：2017-08-04

申请号：CN201610907979.X

申请日：2016-10-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 包家豪 ,  张峰铭 ,  杨昌达 ,  王屏薇

IPC: H01L27/11 ,  H01L27/088 ,  H01L29/78 ,  H01L29/423 ,  B82Y40/00

CPC classification number: H01L27/1104 ,  G11C5/06 ,  G11C5/063 ,  G11C11/412 ,  G11C11/4125 ,  G11C11/419 ,  H01L23/528 ,  H01L27/1116 ,  H01L29/0847 ,  H01L29/1095 ,  H01L29/7827 ,  B82Y40/00 ,  H01L27/0886 ,  H01L29/42356 ,  H01L29/7853

Abstract: 一种SRAM包括SRAM阵列，该SRAM阵列包括布置为矩阵的多个SRAM单元。SRAM单元中的每一个都包括六个垂直场效应晶体管。SRAM阵列包括在列方向上延伸的多组导电区域。多组导电区域中的每一组都包括在行方向上顺序布置的第一至第四导电区域，并且第一至第四导电区域通过绝缘区域彼此分离。第一、第二和第三导电区域耦合至第一导电类型VFET的源极，并且第四导电区域耦合至第二导电类型VFET的源极。多组导电区域布置在行方向上，使得一组导电区域中的第四导电区域邻近相邻的一组导电区域中的第一导电区域。本发明还提供了一种具有垂直FET器件的静态随机存取存储器件。

公开(公告)号：CN115084222A

公开(公告)日：2022-09-20

申请号：CN202210524310.8

申请日：2022-05-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林士豪 ,  陈稚轩 ,  包家豪 ,  杨智铨 ,  许智育 ,  苏信文 ,  陈嘉伟

IPC: H01L29/06 ,  H01L29/10 ,  H01L29/78 ,  H01L21/336 ,  H01L21/8234 ,  H01L21/8238

Abstract: 一种半导体装置，包含基底、在基底上方的两个源极/漏极部件、连接两个源极/漏极部件的多个通道层以及包覆环绕每个通道层的栅极结构。两个源极/漏极部件中的每一个包含第一外延层、第一外延层上方的第二外延层和第二外延层的内表面上的第三外延层。通道层与第二外延层直接交界，并通过第二外延层与第三外延层隔开。第一外延层包含具有第一掺质的第一半导体材料。第二外延层包含具有第二掺质的第一半导体材料。第二掺质的迁移率高于第一掺质的迁移率。

公开(公告)号：CN114975279A

公开(公告)日：2022-08-30

申请号：CN202210298440.4

申请日：2022-03-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林士豪 ,  林建隆 ,  包家豪 ,  杨智铨 ,  陈嘉伟 ,  林建智

IPC: H01L21/8238 ,  H01L27/092

Abstract: 本公开提供半导体结构及其形成方法。根据本公开的形成方法包含形成第一通道构件、位于第一通道构件正上方的第二通道构件、以及位于第二通道构件正上方的第三通道构件，沉积第一金属层于第一通道构件、第二通道构件以及第三通道构件的每一者的周围，当第一通道构件仍由第一金属层所环绕时，从第二通道构件以及第三通道构件周围移除第一金属层，在移除第一金属层之后，沉积第二金属层于第二通道构件以及第三通道构件周围，从第三通道构件周围移除第二金属层，以及在移除第二金属层之后，沉积第三金属层于第三通道构件周围。

公开(公告)号：CN113764409A

公开(公告)日：2021-12-07

申请号：CN202110735266.0

申请日：2021-06-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨智铨 ,  包家豪 ,  林佑宽 ,  洪连嵘 ,  王屏薇 ,  林士豪

IPC: H01L27/088 ,  H01L27/092 ,  H01L21/8234 ,  H01L21/8238 ,  H01L27/11

Abstract: 本发明实施例提供一种半导体装置，包括栅极延伸结构、第一源极/漏极特征和第二源极/漏极特征、沿着一个方向在第一源极/漏极特征和第二源极/漏极特征之间延伸的通道构件的垂直堆叠以及围绕通道构件的垂直堆叠中的每一个堆叠的栅极结构。栅极延伸结构直接接触第一源极/漏极特征。

公开(公告)号：CN112582419A

公开(公告)日：2021-03-30

申请号：CN202010994552.4

申请日：2020-09-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 包家豪 ,  林士豪 ,  林建隆

IPC: H01L27/11

Abstract: 本公开提供存储器装置。存储器装置包括字元线驱动器、循环多工器、存储器单元阵列以及补偿字元线驱动器。字元线驱动器被耦接到多条字元线。循环多工器被耦接到多条位元线和多条反位元线。存储器单元阵列包括相邻于字元线驱动器的第一端、远离字元线驱动器的第二端以及多个存储器单元。每一存储器单元被耦接到多条字元线的一者、多条位元线的一者和多条反位元线的一者。补偿字元线驱动器设置在邻近于存储器单元阵列的第二端并耦接到多条字元线。循环多工器被配置为将一条或多条位元线或者将一条或多条反位元线选择性地耦接到补偿字元线驱动器。

公开(公告)号：CN113488089B

公开(公告)日：2024-05-24

申请号：CN202110680621.9

申请日：2021-06-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王屏薇 ,  包家豪 ,  叶主辉 ,  林祐宽 ,  林建隆

IPC: G11C8/08 ,  G11C7/12 ,  G11C11/41

Abstract: 提供了静态随机存取存储器阵列以及存储器器件。在一个实施例中，存储器器件包括静态随机存取存储器阵列。静态随机存取存储器阵列包括静态随机存取存储器阵列。静态随机存取存储器阵列包括：第一子阵列，其包括多个第一静态随机存取存储器单元；以及第二子阵列，其包括多个第二静态随机存取存储器单元。多个第一静态随机存取存储器单元中的每个n型晶体管包括第一功函数堆叠件，并且多个第二静态随机存取存储器单元中的每个n型晶体管包括与第一功函数堆叠件不同的第二功函数堆叠件。

公开(公告)号：CN111508962B

公开(公告)日：2023-06-02

申请号：CN202010006146.2

申请日：2020-01-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张峰铭 ,  包家豪 ,  洪连嵘 ,  王屏薇

IPC: H10B10/00 ,  H01L29/06

Abstract: 公开了基于鳍的阱条以用于改进存储器阵列的性能，诸如静态随机存取存储器阵列。示例性的阱条单元设置在第一存储器单元和第二存储器单元之间。阱条单元包括设置在衬底中的p阱、第一n阱和第二n阱。p阱、第一n阱和第二n阱配置在阱条单元中，使得阱条单元的中间部分沿着栅极长度方向没有第一n阱和第二n阱。阱条单元还包括到p阱的p阱拾取区和到第一n阱、第二n阱或两者的n阱拾取区。p阱沿着栅极长度方向具有I形的顶视图。本发明的实施例还涉及集成电路、存储器和存储器阵列。

公开(公告)号：CN115497943A

公开(公告)日：2022-12-20

申请号：CN202210841752.5

申请日：2022-07-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 包家豪 ,  杨智铨 ,  林士豪 ,  陈稚轩 ,  林建隆 ,  张朝渊 ,  张峰铭 ,  洪连嵘 ,  王屏薇

IPC: H01L27/11 ,  H01L29/10 ,  H01L29/78

Abstract: 本公开涉及一种存储器单元结构及其制造方法，基于GAA晶体管的SRAM设计为在微缩的IC技术节点增加晶体管的通道宽度提供灵活性，并且放宽基于FinFET的SRAM对SRAM效能优最佳化的限制。所述基于GAA的SRAM单元具有主动区布局，其中主动区由下拉GAA晶体管和传输闸GAA晶体管共享。相对于与传输闸GAA晶体管对应的共享主动区的宽度，与下拉GAA晶体管对应的共享主动区的宽度扩大。调整宽度的比率以获得大于1的下拉晶体管有效通道宽度与传输闸有效通道宽度的比率，相对于传输闸GAA晶体管的导通电流增加下拉GAA晶体管的导通电流，相对于传输闸GAA晶体管的临界电压降低下拉GAA晶体管的临界电压及/或增加SRAM单元的β比率。