公开(公告)号：CN117936571A

公开(公告)日：2024-04-26

申请号：CN202311758187.7

申请日：2023-12-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 叶德夫 ,  杜政杰 ,  陈皓馨 ,  洪若珺 ,  庄英良 ,  叶明熙 ,  黄国彬

IPC: H01L29/49 ,  H01L29/51 ,  H01L27/092 ,  H01L21/28 ,  H01L21/82

Abstract: 本揭露关于一种半导体装置及栅极结构的形成方法。此形成方法包含：形成栅极结构的界面层及高k值介电层；形成N型金属层于高k值介电层上；形成硬覆盖层于N型金属层上，同时通过氟钝化强化高k值介电层；图案化在硬覆盖层上的光阻材料，以于P型晶体管上暴露出硬覆盖层的一部分；利用高选择性化学试剂通过湿式蚀刻操作移除于P型晶体管上的N型金属层及硬覆盖层，前述化学试剂对硬覆盖层及N型金属层具有高选择性；移除图案化光阻材料，同时通过硬覆盖层隔离栅极结构，以避免发生铝氧化；以及形成P型金属层于硬覆盖层及P型晶体管上。

公开(公告)号：CN115084023A

公开(公告)日：2022-09-20

申请号：CN202210524276.4

申请日：2022-05-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 包家豪 ,  杨智铨 ,  林士豪 ,  林建隆 ,  李致葳 ,  陈健源 ,  洪若珺 ,  詹咏翔 ,  林祐宽 ,  洪连嵘

IPC: H01L21/8234 ,  H01L21/8238

Abstract: 一种半导体结构的形成方法，包括提供基板、虚设鳍片、多个半导体通道层的堆叠；形成包绕堆叠的每个半导体通道层的界面层；沉积高介电常数介电层，其中高介电常数介电层的第一部分沉积在界面层上方且其和高介电常数介电层的第二部分间隔第一距离；在虚设鳍片上方和半导体通道层的堆叠上方，沉积第一介电层，其中第一介电层的合并临界尺寸大于第一距离，造成第一介电层沉积在虚设鳍片和半导体通道层的堆叠的最顶层之间的横向空间，以提供气隙，其垂直方向上位于半导体通道层的堆叠的相邻的多个层之间、且水平方向上位于虚设鳍片和半导体通道层的堆叠之间。

公开(公告)号：CN114078845A

公开(公告)日：2022-02-22

申请号：CN202110476181.5

申请日：2021-04-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 邱诗航 ,  吴仲强 ,  洪若珺 ,  王唯诚 ,  刘冠廷 ,  徐志安

IPC: H01L27/092 ,  H01L21/8238

Abstract: 本公开涉及半导体器件和方法。公开了具有改进的栅极电极结构的半导体器件及其形成方法。在实施例中，一种半导体器件，包括：位于半导体衬底之上的栅极结构，栅极结构包括：高k电介质层；位于高k电介质层之上的n型功函数层；位于n型功函数层之上的抗反应层，抗反应层包括电介质材料；位于抗反应层之上的p型功函数层，p型功函数层覆盖抗反应层的顶表面；以及位于p型功函数层之上的导电帽盖层。

公开(公告)号：CN219873538U

公开(公告)日：2023-10-20

申请号：CN202320855318.2

申请日：2023-04-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡昕翰 ,  廖湘如 ,  李易伦 ,  洪正隆 ,  张文 ,  徐志安 ,  洪若珺 ,  李致葳 ,  陈嘉伟

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/49 ,  H01L29/10 ,  B82Y10/00

Abstract: 一种半导体结构，在沉积钌之后，退火金属栅极及/或中段结构的钌以减少甚至消除缝隙。由于退火减少或移除沉积的钌中的缝隙，金属栅极及/或中断结构的电阻降低而增加电性效能。此外对金属栅极而言，退火可产生更一致的沉积轮廓，其可使时间控制的蚀刻工艺产生更一致的栅极高度。如此一来，蚀刻后的更多金属栅极可作用，其可在制造电子装置时增加良率。

公开(公告)号：CN220753437U

公开(公告)日：2024-04-09

申请号：CN202321412945.5

申请日：2023-06-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李致葳 ,  洪若珺 ,  黄文宏 ,  陈建豪 ,  游国丰

IPC: H01L29/423 ,  H01L29/10 ,  H01L29/78

Abstract: 本公开提供一种半导体装置。上述半导体装置包括基板；多个半导体通道层的堆叠，其中多个半导体通道层在基板的表面上方彼此垂直地分隔；界面层，包裹环绕堆叠中的多个半导体通道层的每一者；高k值介电层，位于界面层上，并且包裹环绕堆叠中的多个半导体通道层的每一者；n型功函数层，位于高k值介电层上，并且包裹环绕堆叠中的多个半导体通道层的每一者；p型功函数层，位于n型功函数层上，其中p型功函数层中的氧浓度高于n型功函数层；以及栅极电极层，位于p型功函数层上。

公开(公告)号：CN221057430U

公开(公告)日：2024-05-31

申请号：CN202321398011.0

申请日：2023-06-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 洪若珺 ,  李致葳 ,  黄文宏 ,  陈蕙祺 ,  陈建豪 ,  游国丰 ,  蔡昕翰 ,  庄媖涓 ,  郑郁陵 ,  王于瑄 ,  叶德夫

IPC: H01L27/092 ,  H01L29/49 ,  H01L21/8238 ,  B82Y10/00 ,  B82Y30/00

Abstract: 一种半导体结构，包括一N型场效晶体管，包括：一第一纳米结构堆叠，其中该第一纳米结构堆叠的多个纳米结构交互叠置；一第一栅极介电结构，其在一截面图中周向地环绕该第一纳米结构堆叠中的每个纳米结构；及一N型功函数(WF)金属层，其在该截面图中周向地环绕该第一栅极介电结构；及一P型场效晶体管，包括：一第二纳米结构堆叠，其中该第二纳米结构堆叠的多个纳米结构交互叠置；一第二栅极介电结构，其在该截面图中周向地环绕该第二纳米结构堆叠中的每个纳米结构；一P型功函数金属层，其在该截面图中周向地环绕该第二栅极介电结构；及在该截面图中，多个部分的该N型功函数金属层被设置在该P型功函数金属层的一上表面及多个侧表面之上。