公开(公告)号：CN116247064A

公开(公告)日：2023-06-09

申请号：CN202310070877.7

申请日：2023-01-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭士玮 ,  萧志民 ,  吴佳典 ,  赖建文 ,  曾健庭

IPC: H01L27/12 ,  H01L21/77

Abstract: 本发明的实施例提供了一种集成电路，包括第一有源区、第一接触件、第一栅极、第一导线、第一导体和第一通孔。在一些实施例中，第一有源区沿第一方向延伸。在一些实施例中，第一接触件在第二方向上延伸，并且至少与第一有源区重叠。在一些实施例中，第一栅极沿第二方向延伸，并且与第一有源区重叠。在一些实施例中，第一导线沿第一方向延伸，并且与第一栅极重叠。在一些实施例中，第一导体与第一接触件、第一栅极和第一导线重叠，并且在第一方向和第二方向上延伸。在一些实施例中，第一通孔位于第一导体和第一导线之间，并且将第一导体和第一导线电连接在一起。本发明的实施例还提供了一种制造集成电路的方法。

公开(公告)号：CN114937594A

公开(公告)日：2022-08-23

申请号：CN202210259325.6

申请日：2022-03-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张育祯 ,  赖建文 ,  萧志民

IPC: H01L21/304 ,  H01L25/065

Abstract: 一种形成堆叠晶圆结构的方法，包括将第一晶圆的正面接合至第二晶圆；自第一晶圆的背面对第一晶圆及第二晶圆执行多重修整制程，多重修整制程包含：自第一晶圆的背面执行第一修整步骤，以切割穿过第一晶圆的周边；在第二晶圆上执行第二修整步骤，以部分切割第二晶圆的周边，从而形成第一阶梯状结构；及在第二晶圆上执行第三修整步骤，以部分切割第二晶圆的周边，从而形成自第一阶梯状结构向下连接的第二阶梯状结构；在执行多重修整制程之后，至少在第二晶圆的周边上方形成涂布材料。

公开(公告)号：CN110970292A

公开(公告)日：2020-04-07

申请号：CN201910864853.2

申请日：2019-09-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 萧志民 ,  赖建文 ,  黄世钧 ,  严永松 ,  赖志明 ,  刘如淦

IPC: H01L21/033

Abstract: 一种定义图案的方法包括在多层硬遮罩的第一层内形成多个切口形状及多个第一开口，以暴露第二层的第一部分。通过将蚀刻速率改变的物质布植在多个切口形状的部分中来形成多个蚀刻终止层。在切口形状处定向地蚀刻此第一层以使得蚀刻终止层得以保留。在此第一层及此些第一部分上形成间隔物层。在此间隔物层内形成多个第二开口以暴露此第二层的第二部分。定向地蚀刻此间隔物层以自蚀刻终止层的侧壁移除此间隔物层。蚀刻此第二层的经由第一开口及第二开口暴露的部分。

公开(公告)号：CN109786226A

公开(公告)日：2019-05-21

申请号：CN201811360328.9

申请日：2018-11-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄世钧 ,  陈秋翔 ,  叶雅雯 ,  沈育佃 ,  张博钦 ,  赖建文 ,  林纬良 ,  张雅惠 ,  严永松 ,  林立德 ,  林斌彦 ,  刘如淦 ,  林进祥

IPC: H01L21/027 ,  H01L21/033

Abstract: 半导体装置的形成方法包括以光刻与蚀刻步骤形成第一硬遮罩于基板上的下方层上；形成多个侧壁间隔物图案，其具有第一侧壁部分与第二侧壁部分于第一硬遮罩的两侧侧壁上；蚀刻第一侧壁部分、蚀刻第一硬遮罩、与保留第二侧壁部分以桥接蚀刻的第一硬遮罩的间隙；以及采用第二硬遮罩，并对下方层进行工艺。

公开(公告)号：CN108228956B

公开(公告)日：2023-10-24

申请号：CN201710882024.8

申请日：2017-09-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘如淦 ,  张世明 ,  周硕彦 ,  赖建文 ,  赵增勤

IPC: G06F30/39 ,  G06F30/398 ,  G06F111/10 ,  G06F111/06

Abstract: 一种优化晶圆制程模拟的方法，包括建立用于模拟在晶圆中制造结构的模拟程序。模拟程序包括各自用于模拟多个晶圆制造操作的多个模拟操作，且还包括测试该结构的操作，此操作产生表示结构的品质的结果。每一个模拟操作具有相应的可调整制程参数。上述方法还包括为每一个制程参数指定相应的可工作范围，以及使用晶圆制程模拟器通过迭代操作来运行模拟程序直到结果实现最佳化。在运行模拟程序的期间，每两次连续的迭代操作在两个不同的制程参数的可工作范围中调整制程参数，或在相同制程参数的可工作范围中以相反趋势调整相同制程参数。

公开(公告)号：CN116344442A

公开(公告)日：2023-06-27

申请号：CN202310093393.4

申请日：2023-02-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭士玮 ,  萧志民 ,  赖建文 ,  曾健庭 ,  邓宇伦

IPC: H01L21/768 ,  H01L23/538

Abstract: 本申请的实施例提供了一种集成电路器件和制造方法以及制造半导体器件的方法，制造集成电路(IC)器件的方法包括以下操作：在半导体衬底上形成第一金属图案(Mx)，使用区域选择性沉积(ASD)在第一金属图案上形成包括形成在第一金属图案的相反边缘或端子部分附近的第一和第二通孔的第一通孔图案(Vx)，以及在第一通孔图案上形成第二金属图案(Mx+1)，其中基本上没有图案重叠以形成零封装，并且其中一对相邻通孔之间的距离对应于IC器件设计期间应用的一组设计规则所允许的最小端到端金属图案间隔。

公开(公告)号：CN110647009B

公开(公告)日：2022-10-21

申请号：CN201910566208.2

申请日：2019-06-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘如淦 ,  林进祥 ,  黄正儀 ,  赖志明 ,  赖建文 ,  谢艮轩 ,  张世明 ,  侯元德

IPC: G03F1/76 ,  G03F7/20 ,  H01L21/027

Abstract: 一种使用光罩的图案形成方法、光罩及其制造方法。用于制造半导体元件的光罩包含沿第一方向延伸的第一图案、沿第一方向延伸且对齐第一图案的第二图案、以及沿第一方向延伸的次解析度图案。次解析度图案设置于第一图案的端部与第二图案的端部之间。第一图案的宽度与第二图案的宽度彼此相等，并且第一图案与第二图案用于半导体元件内的各别电路元件。

公开(公告)号：CN110647009A

公开(公告)日：2020-01-03

申请号：CN201910566208.2

申请日：2019-06-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘如淦 ,  林进祥 ,  黄正儀 ,  赖志明 ,  赖建文 ,  谢艮轩 ,  张世明 ,  侯元德

IPC: G03F1/76 ,  G03F7/20 ,  H01L21/027

Abstract: 一种使用光罩的图案形成方法、光罩及其制造方法。用于制造半导体元件的光罩包含沿第一方向延伸的第一图案、沿第一方向延伸且对齐第一图案的第二图案、以及沿第一方向延伸的次解析度图案。次解析度图案设置于第一图案的端部与第二图案的端部之间。第一图案的宽度与第二图案的宽度彼此相等，并且第一图案与第二图案用于半导体元件内的各别电路元件。

公开(公告)号：CN113345801A

公开(公告)日：2021-09-03

申请号：CN202110052273.0

申请日：2021-01-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 萧志民 ,  赖建文 ,  刘如淦 ,  赖志明 ,  张世明 ,  严永松 ,  张育祯

IPC: H01L21/033

Abstract: 一种形成半导体元件的方法及其集成电路，提供形成线端延伸区域的方法以及具有线端延伸区域的元件。在一些实施方式中，一种方法包括在硬光罩层的第一区域上形成图案化光阻。在硬光罩层中形成线端延伸区域。线端延伸区域自硬光罩层的第一区域的末端侧向向外延伸。可通过改变硬光罩层在线端延伸区域的物理性质而形成线端延伸区域。

公开(公告)号：CN112447528A

公开(公告)日：2021-03-05

申请号：CN202010888477.3

申请日：2020-08-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 萧志民 ,  赖建文 ,  刘如淦 ,  赖志明 ,  苏伟硕 ,  张育祯

IPC: H01L21/48

Abstract: 一种集成电路的制作方法，利用极紫外光制程及单个或多个自对准沉积制程的组合在一个基材上制作一个具有四条信号线的集成电路单位晶胞。极紫外光制程及自对准沉积制程在一个位于基材上的硬遮罩上制作多个间隔物。这些间隔物定义了一个位于基材的单位晶胞上的多个信号线的微影图样。极紫外光制程及自对准沉积制程制作出具有相较于被极紫外光制程所定义的各种特征还微小的更精准被定位的多个信号线。