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公开(公告)号：CN102636959B
公开(公告)日：2014-01-15
申请号：CN201110242092.0
申请日：2011-08-22
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G03F1/70 , G03F7/70433 , G03F7/70466
Abstract: 本发明公开了一种双重图形光刻中对半导体器件设计布局的分解和标记，具体地，为了评估半导体器件水平面的设计布局，并且为了确定和指示将要通过由分解设计布局所得到的不同光掩模形成的设计布局的不同部件，提供了系统和方法。通过标记指示的部件将各种器件部件与多个光掩模相关联，根据该标记，将利用双重图形光刻(DPL)技术在半导体器件水平面上形成或者制成该多个光掩模。在器件水平面完成标记，并且该标记包含在电子文件上，该电子文件由设计室提供给光掩模制造厂。当标识和标记各种器件部件时，除了被分解的设计布局的覆盖因素和临界尺寸因素，还要考虑各种其他器件原则、设计规则、工艺原则及其相互关系，以及器件环境和其他器件层。
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公开(公告)号：CN103294842A
公开(公告)日：2013-09-11
申请号：CN201210199922.0
申请日：2012-06-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G03F7/00 , G06F17/5036 , G06F2217/82
Abstract: 在通过至少一个处理器执行的半导体器件设计方法中，从半导体器件的布局中提取第一电子部件和第二电子部件。半导体器件具有半导体衬底以及半导体衬底中的第一电子部件和第二电子部件。使用第一工具提取第一电子部件和第二电子部件之间的半导体衬底中的耦合件的寄生参数。使用不同于第一工具的第二工具提取第一电子部件和第二电子部件的固有参数。所提取的寄生参数和固有参数组合到半导体器件的模型中。基于第二工具所包括的耦合件的模型来提取耦合件的寄生参数。本发明还提供了半导体器件设计方法、系统和计算机可读介质。
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公开(公告)号：CN102024750B
公开(公告)日：2013-06-12
申请号：CN201010279233.1
申请日：2010-09-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/77
CPC classification number: G06F17/5068 , H01L27/0207
Abstract: 在形成集成电路的方法中，设置包括第一智力特性件(IP)的芯片表征件的布局。生成与第一IP重叠且从第一IP的边缘伸出的切割线。切割线将芯片表征件划分为多个电路区域。多个电路区域相对于第一IP的位置向外偏移，以生成空间。第一IP被放大到该空间中以生成放大IP。然后进行直接缩小。
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公开(公告)号：CN102636959A
公开(公告)日：2012-08-15
申请号：CN201110242092.0
申请日：2011-08-22
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G03F1/70 , G03F7/70433 , G03F7/70466
Abstract: 本发明公开了一种双重图形光刻中对半导体器件设计布局的分解和标记，具体地，为了评估半导体器件水平面的设计布局，并且为了确定和指示将要通过由分解设计布局所得到的不同光掩模形成的设计布局的不同部件，提供了系统和方法。通过标记指示的部件将各种器件部件与多个光掩模相关联，根据该标记，将利用双重图形光刻(DPL)技术在半导体器件水平面上形成或者制成该多个光掩模。在器件水平面完成标记，并且该标记包含在电子文件上，该电子文件由设计室提供给光掩模制造厂。当标识和标记各种器件部件时，除了被分解的设计布局的覆盖因素和临界尺寸因素，还要考虑各种其他器件原则、设计规则、工艺原则及其相互关系，以及器件环境和其他器件层。
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公开(公告)号：CN103294842B
公开(公告)日：2016-09-14
申请号：CN201210199922.0
申请日：2012-06-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G03F7/00 , G06F17/5036 , G06F2217/82
Abstract: 在通过至少一个处理器执行的半导体器件设计方法中，从半导体器件的布局中提取第一电子部件和第二电子部件。半导体器件具有半导体衬底以及半导体衬底中的第一电子部件和第二电子部件。使用第一工具提取第一电子部件和第二电子部件之间的半导体衬底中的耦合件的寄生参数。使用不同于第一工具的第二工具提取第一电子部件和第二电子部件的固有参数。所提取的寄生参数和固有参数组合到半导体器件的模型中。基于第二工具所包括的耦合件的模型来提取耦合件的寄生参数。本发明还提供了半导体器件设计方法、系统和计算机可读介质。
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Patent Agency Ranking
公开(公告)号：CN101807219A
公开(公告)日：2010-08-18
申请号：CN200910169436.2
申请日：2009-09-09
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5036 , G06F2217/12 , Y02P90/265 , Y10T16/2771
Abstract: 一种集成电路(IC)设计方法，包括基于IC器件的IC设计布图和IC制造数据来提供IC布图轮廓；生成有效矩形布图来代表IC布图轮廓；以及利用有效矩形布图来仿真IC器件。
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公开(公告)号：CN101807219B
公开(公告)日：2013-03-27
申请号：CN200910169436.2
申请日：2009-09-09
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5036 , G06F2217/12 , Y02P90/265 , Y10T16/2771
Abstract: 一种集成电路(IC)设计方法，包括基于IC器件的IC设计布图和IC制造数据来提供IC布图轮廓；生成有效矩形布图来代表IC布图轮廓；以及利用有效矩形布图来仿真IC器件。
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公开(公告)号：CN102841500A
公开(公告)日：2012-12-26
申请号：CN201210042553.4
申请日：2012-02-22
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种方法，包括：提供集成电路设计；以及根据布局生成多个双重图样化分解，多个双重图样化分解中的每一个都包括分离为双重图样化掩模组的第一掩模和第二掩模。确定第一和第二掩模之间的最大偏移，其中，最大偏移是用于在晶片上实施所述布局的制造工艺中的最大预期掩模偏移。对于多个双重图样化分解的每一个，使用由最大偏移限定的范围内的掩模偏移来仿真最坏情况的性能值。仿真最坏情况性能的步骤包括计算对应于掩模偏移的电容值，并且使用高阶方程式或分段方程式计算电容值。
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公开(公告)号：CN102841500B
公开(公告)日：2015-04-15
申请号：CN201210042553.4
申请日：2012-02-22
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种方法，包括：提供集成电路设计；以及根据布局生成多个双重图样化分解，多个双重图样化分解中的每一个都包括分离为双重图样化掩模组的第一掩模和第二掩模。确定第一和第二掩模之间的最大偏移，其中，最大偏移是用于在晶片上实施所述布局的制造工艺中的最大预期掩模偏移。对于多个双重图样化分解的每一个，使用由最大偏移限定的范围内的掩模偏移来仿真最坏情况的性能值。仿真最坏情况性能的步骤包括计算对应于掩模偏移的电容值，并且使用高阶方程式或分段方程式计算电容值。
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公开(公告)号：CN102682143B
公开(公告)日：2014-10-15
申请号：CN201110325769.7
申请日：2011-10-19
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/50 , G03F1/36 , G03F1/38 , G06F17/5081 , G06F2217/84 , H01L27/0207
Abstract: 本发明提供一种方法，包括利用电子设计自动化工具执行布局布线操作，以形成将被用于形成半导体器件的电路图案的光掩模的最初布局。布局布线操作由多个单图案化间隔件技术(SPST)布线规则规范。在利用RC提取工具的EDA工具中模拟虚拟导电填充图案，以预测将被添加至光掩模的最初布局中的虚拟导电填充图案的位置和尺寸。基于最初布局和模拟的虚拟导电填充图案，在EDA工具中执行电路图案的RC时序分析。
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