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公开(公告)号：CN100508178C
公开(公告)日：2009-07-01
申请号：CN200510056845.3
申请日：2005-03-22
Applicant: 台湾积体电路制造股份有限公司
Inventor： 董易谕
IPC: H01L23/52 , H01L21/00 , H01L21/768
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: 本发明是有关于一种半导体装置，其包括电路、与该电路连结的第一导体组件、隔离该第一导体组件的半导体物质、以及至少2个第二导体组件，其具有不规则形状，并邻近该第一导体组件，且与该电路之间不具有电性连结。本发明的半导体装置的制造，特别是在半导体装置中设计及制造虚设组件的方法，使得能够得到更佳的平坦化效果。
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公开(公告)号：CN101363882A
公开(公告)日：2009-02-11
申请号：CN200810126245.3
申请日：2008-06-26
Applicant: 台湾积体电路制造股份有限公司
IPC: G01R27/26
CPC classification number: G01R31/2853 , G01R31/2884 , H01L22/34 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及一种在测量集成电路中的接触及介层寄生电容的测试结构与方法。通过从测量结果中消除非待测量的电容的测量误差，以改良接触及介层电容测量的精准性。首先，电容是在具有待测量的接触或介层电容的目标测试结构所测量的。然后，在实质类似的对照测试结构上测量，而对照测试结构并无待测量的接触或介层。通过测量上述两个测试结构的电容，即可计算出待测量的接触与介层电容。
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公开(公告)号：CN101807219B
公开(公告)日：2013-03-27
申请号：CN200910169436.2
申请日：2009-09-09
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5036 , G06F2217/12 , Y02P90/265 , Y10T16/2771
Abstract: 一种集成电路(IC)设计方法，包括基于IC器件的IC设计布图和IC制造数据来提供IC布图轮廓；生成有效矩形布图来代表IC布图轮廓；以及利用有效矩形布图来仿真IC器件。
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公开(公告)号：CN101363882B
公开(公告)日：2010-12-01
申请号：CN200810126245.3
申请日：2008-06-26
Applicant: 台湾积体电路制造股份有限公司
IPC: G01R27/26
CPC classification number: G01R31/2853 , G01R31/2884 , H01L22/34 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及一种在测量集成电路中的接触及介层寄生电容的测试结构与方法。通过从测量结果中消除非待测量的电容的测量误差，以改良接触及介层电容测量的精准性。首先，电容是在具有待测量的接触或介层电容的目标测试结构所测量的。然后，在实质类似的对照测试结构上测量，而对照测试结构并无待测量的接触或介层。通过测量上述两个测试结构的电容，即可计算出待测量的接触与介层电容。
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公开(公告)号：CN1713377A
公开(公告)日：2005-12-28
申请号：CN200510056845.3
申请日：2005-03-22
Applicant: 台湾积体电路制造股份有限公司
Inventor： 董易谕
IPC: H01L23/52 , H01L21/00 , H01L21/768
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: 本发明是有关于一种半导体装置，其包括电路、与该电路连结的第一导体组件、隔离该第一导体组件的半导体物质、以及至少2个第二导体组件，其具有不规则形状，并邻近该第一导体组件，且与该电路之间不具有电性连结。本发明的半导体装置的制造，特别是在半导体装置中设计及制造虚设组件的方法，使得能够得到更佳的平坦化效果。
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Patent Agency Ranking
公开(公告)号：CN101022107B
公开(公告)日：2012-10-03
申请号：CN200710085231.7
申请日：2007-02-14
Applicant: 台湾积体电路制造股份有限公司
Inventor： 董易谕
CPC classification number: G01R31/31722 , G01R31/31723
Abstract: 本发明公开一种半导体测试结构阵列包含：一可定址阵列，包含一列解码器及一行解码器；多个单位单元，包含配置在可定址阵列内的待测元件，其中该待测元件的总数为2Mx2N个，并且M表示该行解码器的位数，N表示该列解码器的位数，行解码器分别将2M个行定址信号输入至对应单位单元，列解码器分别将2N个列定址信号输入至对应单位单元；一输入/输出总线，与所述多个单位单元电性耦合；以及一存取控制电路，包含多个控制传输栅，在每个单位单元内根据所述列定址信号以及所述行定址信号控制多个控制传输栅，使该输入/输出总线输入至少一测试信号至一个或多个待测元件，并自所述一个或多个待测元件输出至少一测试结果至输入/输出总线。
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公开(公告)号：CN101807219A
公开(公告)日：2010-08-18
申请号：CN200910169436.2
申请日：2009-09-09
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5036 , G06F2217/12 , Y02P90/265 , Y10T16/2771
Abstract: 一种集成电路(IC)设计方法，包括基于IC器件的IC设计布图和IC制造数据来提供IC布图轮廓；生成有效矩形布图来代表IC布图轮廓；以及利用有效矩形布图来仿真IC器件。
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公开(公告)号：CN101661924A
公开(公告)日：2010-03-03
申请号：CN200910168067.5
申请日：2009-08-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/544 , H01L23/52 , G01R31/27
CPC classification number: H01L22/34 , H01L2924/0002 , H01L2924/00
Abstract: 集成电路结构包括：半导体晶片；在半导体晶片里的集成电路器件；和在半导体晶片的上表面上的并且连接到集成电路器件的多个测试焊点。测试焊点成对分组，在同一对中的测试焊点相互连接。
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公开(公告)号：CN101022107A
公开(公告)日：2007-08-22
申请号：CN200710085231.7
申请日：2007-02-14
Applicant: 台湾积体电路制造股份有限公司
Inventor： 董易谕
CPC classification number: G01R31/31722 , G01R31/31723
Abstract: 本发明公开一种半导体测试结构阵列包含：多个单位单元用以包含配置在一可定址阵列内的待测元件(DUTs)；以及一存取控制电路，位于每个单位单元内用以控制一个或多个DUTs的存取，其中该存取控制电路包含至少4个相同的控制传输栅(CTGs)且该多个存取控制电路系同类型。
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公开(公告)号：CN1154168C
公开(公告)日：2004-06-16
申请号：CN99117919.6
申请日：1999-08-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/66
Abstract: 本发明提出一种晶片缺陷检查及特性分析的方法，以检查工具与特性分析工具的两坐标系统的一坐标转换矩阵来准确地在两坐标系统中转换传递晶片缺陷坐标位置，因此特性分析工具可准确地驱动至缺陷位置并分析缺陷特性。在一晶片进行标准工艺前先形成用以定位对准晶片的几个对准记号，而后以对准记号在一检查工具的坐标系统与一特性分析工具的坐标系统的坐标资料来获得两坐标系统的坐标转换矩阵。
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