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公开(公告)号：CN102569292B
公开(公告)日：2014-11-12
申请号：CN201110460934.X
申请日：2011-12-29
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/0259
Abstract: 本发明提供了一种具有可调节设计窗口的ESD保扩器件，包括：静电放电(ESD)器件，所述静电放电(ESD)器件包括：第一高电压阱(HVW)区域，为第一导电类型；第一重掺杂区域，位于所述第一HVW区域上方，为第二导电类型，所述第二导电类型与所述第一导电类型相反；第一掺杂区域，为第一导电类型，接触所述第一重掺杂区域和所述第一HVW区域，其中，所述第一掺杂区域处于所述第一重掺杂区域下方，并且处于所述第一HVW区域上方，其中，所述第一掺杂区域的第一杂质浓度高于所述HVW区域的第二杂质浓度，并且低于所述第一重掺杂区域的第三杂质浓度；第二重掺杂区域，位于所述第一HVW区域上方，为第二导电类型；以及第三重掺杂区域，位于所述第一HVW区域上方并且接触所述第一HVW区域，为第一导电类型。
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公开(公告)号：CN106410771A
公开(公告)日：2017-02-15
申请号：CN201610555286.9
申请日：2016-07-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H02H9/04
Abstract: 本发明的实施例提供了一种包括输出器件和检测电路的电子器件。输出器件耦合至输出焊盘，并且根据保护信号而导通。检测电路配置为检测控制节点的电压电平，并且基于检测的电压电平生成保护信号，以及根据检测的电压电平将电压电平转换至预定电压电平。
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公开(公告)号：CN103035638B
公开(公告)日：2015-10-28
申请号：CN201210292465.X
申请日：2012-08-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
CPC classification number: H01L27/0259 , H01L29/735
Abstract: 本发明提供了一种ESD保护器件。该器件包括双极结型晶体管，该双极结型晶体管包括集电极、基极和发射极。集电极包括第一掺杂元件和在第一掺杂元件上设置的更重掺杂的第二掺杂元件。第一掺杂元件和第二掺杂元件分别具有第一掺杂极性。基极被设置为与集电极相邻，并且包括具有不同于第一掺杂极性的第二掺杂极性的第三掺杂元件。p-n结形成在第三掺杂元件与第一掺杂元件和第二掺杂元件中的一个之间。发射极形成在基极上方。发射极包括具有第一掺杂极性并与第三掺杂元件形成p-n结的第四掺杂元件。与第三掺杂元件相比更重地掺杂第四掺杂元件。本发明还提供了改进可调节的ESD保护器件。
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公开(公告)号：CN103035638A
公开(公告)日：2013-04-10
申请号：CN201210292465.X
申请日：2012-08-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
CPC classification number: H01L27/0259 , H01L29/735
Abstract: 本发明提供了一种ESD保护器件。该器件包括双极结型晶体管，该双极结型晶体管包括集电极、基极和发射极。集电极包括第一掺杂元件和在第一掺杂元件上设置的更重掺杂的第二掺杂元件。第一掺杂元件和第二掺杂元件分别具有第一掺杂极性。基极被设置为与集电极相邻，并且包括具有不同于第一掺杂极性的第二掺杂极性的第三掺杂元件。p-n结形成在第三掺杂元件与第一掺杂元件和第二掺杂元件中的一个之间。发射极形成在基极上方。发射极包括具有第一掺杂极性并与第三掺杂元件形成p-n结的第四掺杂元件。与第三掺杂元件相比更重地掺杂第四掺杂元件。本发明还提供了改进可调节的ESD保护器件。
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公开(公告)号：CN109727971A
公开(公告)日：2019-05-07
申请号：CN201810987026.8
申请日：2018-08-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
CPC classification number: H01L27/0921 , H01L21/823807 , H01L21/823871 , H01L21/823892 , H01L27/0266 , H01L27/092 , H01L29/1083 , H01L29/1095 , H03K3/356104 , H03K19/00315
Abstract: 本申请实施例提供一种集成电路结构。集成电路结构包括P型基底、在P型基底的深N型井区、在深N型井区上的第一N型井区、在第一N型井区的第一N型掺杂区、第二N型井区、第一P型井区与放电电路。第二N型井区与第一P型井区在P型基底中且与深N型井区分离。放电电路包括在第一P型井区的第一P型掺杂区、在第二N型井区的第一PMOS晶体管、第一电性路径以及第二电性路径。第一电性路径耦接于第一PMOS晶体管的源极与第一N型掺杂区之间。第二电性路径耦接于第一PMOS晶体管的漏极与第一P型掺杂区之间。
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公开(公告)号：CN102569292A
公开(公告)日：2012-07-11
申请号：CN201110460934.X
申请日：2011-12-29
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/0259
Abstract: 本发明提供了一种具有可调节设计窗口的ESD保护器件，包括：静电放电(ESD)器件，所述静电放电(ESD)器件包括：第一高电压阱(HVW)区域，为第一导电类型；第一重掺杂区域，位于所述第一HVW区域上方，为第二导电类型，所述第二导电类型与所述第一导电类型相反；第一掺杂区域，为第一导电类型，接触所述第一掺杂区域和所述第一HVW区域，其中，所述第一掺杂区域处于所述第一重掺杂区域下方，并且处于所述第一HVW区域上方，其中，所述第一掺杂区域的第一杂质浓度高于所述HVW区域的第二杂质浓度，并且低于所述第一重掺杂区域的第三杂质浓度；第二重掺杂区域，位于所述第一HVW区域上方，为第二导电类型；以及第三重掺杂区域，位于所述第一HVW区域上方并且接触所述第一HVW区域，为第一导电类型。
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公开(公告)号：CN109727971B
公开(公告)日：2024-11-05
申请号：CN201810987026.8
申请日：2018-08-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 本申请实施例提供一种集成电路结构。集成电路结构包括P型基底、在P型基底的深N型井区、在深N型井区上的第一N型井区、在第一N型井区的第一N型掺杂区、第二N型井区、第一P型井区与放电电路。第二N型井区与第一P型井区在P型基底中且与深N型井区分离。放电电路包括在第一P型井区的第一P型掺杂区、在第二N型井区的第一PMOS晶体管、第一电性路径以及第二电性路径。第一电性路径耦接于第一PMOS晶体管的源极与第一N型掺杂区之间。第二电性路径耦接于第一PMOS晶体管的漏极与第一P型掺杂区之间。
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公开(公告)号：CN119486245A
公开(公告)日：2025-02-18
申请号：CN202411469132.9
申请日：2024-10-21
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明提供了半导体结构及其形成方法。在一个实施例中，方法包括形成与晶体管的栅极结构耦合的第一天线，第一天线包括第一金属线，形成与晶体管的源极/漏极部件耦合的第二天线，第二天线包括第二金属线，其中第一金属线和第二金属线设置在相同的金属化层内，在金属化层上方形成介电层，对介电层执行等离子体蚀刻工艺，从而形成分别暴露第一金属线的第一沟槽和暴露第二金属线的第二沟槽，其中第一沟槽和第二沟槽按时间顺序形成，并在第一沟槽和第一沟槽中分别形成第一和第二导电通孔。
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公开(公告)号：CN115810583A
公开(公告)日：2023-03-17
申请号：CN202210537099.3
申请日：2022-05-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8249 , H01L21/762 , H01L27/02
Abstract: 一种集成电路与其制造方法，在集成电路制造方法中，装置或子电路制造于各自的第一及第二电隔离区中。背对背(back‑to‑back，B2B)二极管子电路制造于第三电隔离区中，背对背二极管子电路包括第一二极管及第二二极管，其中第一二极管的阴极与第一端连接且阳极与第二端连接，其中第二二极管的阳极与第一端连接且阴极与第二端连接。通过将背对背二极管子电路的第一端与第一装置或子电路的VSS电源端电连接，且将背对背二极管子电路的第二端与第二装置或子电路的VSS电源端，对第一及第二电隔离区提供静电放电保护。此后，第一装置或子电路与第二装置或子电路电连接。
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公开(公告)号：CN109768021A
公开(公告)日：2019-05-17
申请号：CN201811042915.3
申请日：2018-09-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/488
Abstract: 本发明实施例提供一种封装结构。所述封装结构包括至少一个半导体芯片、绝缘包封体及重布线路结构。半导体芯片具有有源表面及分布在有源表面上的多个连接垫。绝缘包封体包封半导体芯片。重布线路结构设置在半导体芯片上且具有至少一个金属化层，所述至少一个金属化层具有多个金属段，其中重布线路结构通过所述至少一个金属化层及与所述至少一个金属化层电连接的多个连接垫电连接到半导体芯片。在半导体芯片的有源表面上的垂直投影中，多个连接垫中任意两个最邻近的连接垫之间的第一间隙的投影位置与所述至少一个金属化层的多个金属段中任意两个最邻近的金属段之间的第二间隙的投影位置局部地重叠。
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