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公开(公告)号：CN117220650A
公开(公告)日：2023-12-12
申请号：CN202311484438.7
申请日：2023-11-07
Applicant: 合肥奎芯集成电路设计有限公司 , 上海奎芯集成电路设计有限公司
Abstract: 本申请提供一种具有去加重功能的预冲处理电路，属于高速互连技术领域，所述电路包括：驱动信号生成子电路及与驱动信号生成子电路连接的联合处理子电路；驱动信号生成子电路用于基于输入的原始数据信号生成预冲驱动信号、主驱动信号和去加重驱动信号；联合处理子电路用于基于预冲驱动信号、主驱动信号和去加重驱动信号，生成经过预冲和去加重处理的目标信号，能对数据信号同时进行预冲处理和去加重处理，能同时调节数据信号中重复数据的第一个和最后一个比特位所含的高频分量与其他低频分量的幅值差，进而在降低电路复杂度的基础上有效补偿信道对数据信号造成的高频损耗。
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公开(公告)号：CN118018036A
公开(公告)日：2024-05-10
申请号：CN202410212147.0
申请日：2024-02-27
Applicant: 上海奎芯集成电路设计有限公司 , 合肥奎芯集成电路设计有限公司
Abstract: 本申请实施例提供了一种双模式串并转换电路和串并信号转换方法，首先通过第一信号生成电路、第二生成信号电路和第三信号生成电路中的逻辑运算Q1！&(EN&Q3！)！和(Q2&Q1！)+(Q2！&Q1)，结合第一D触发器、第二D触发器和第三D触发器，以及使能信号的高低电平控制实现对参考始终信号的四分频和五分频，然后通过第二延迟信号生成电路中的逻辑运算Q2！&EN结合第四D触发器对五分频信号进行1/2延迟，再通过分频信号组合电路中的逻辑运算Q2！+Q2X进行分频信号组合，最后通过高速移位电路和第三移位电路进行两次移位处理，实现在EN为高电平时将待转换信号转换为五路并行信号，在EN为低电平时将待转换信号转换为四路并行信号。减少了数据传输电路的结构复杂性，节约了电路成本和面积。
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公开(公告)号：CN118138038A
公开(公告)日：2024-06-04
申请号：CN202410211953.6
申请日：2024-02-27
Applicant: 上海奎芯集成电路设计有限公司 , 合肥奎芯集成电路设计有限公司
IPC: H03K21/02 , H03K21/10 , H03K19/173 , H03K19/20
Abstract: 本申请实施例提供了一种双模同步预分频器和分频信号生成方法首先通过第一信号生成电路和第二信号生成电路中的逻辑运算D1＝Q2B和D2＝Q1&(Q2&EN)！结合第一D触发器和第二D触发器，以及使能信号的高低电平控制实现对参考时钟信号的三分频和四分频，然后通过第二延迟信号生成电路中的逻辑运算Q2&EN结合第三D触发器对三分频信号进行1/2延迟，最后通过第三逻辑门电路中的逻辑运算Q2+Q2X进行分频信号组合，实现在EN为高电平时输出参考时钟信号的占空比为50％的三分频信号，在EN为低电平时输出参考时钟信号的占空比为50％的四分频信号。
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公开(公告)号：CN116566383B
公开(公告)日：2024-01-23
申请号：CN202310540498.X
申请日：2023-05-12
Applicant: 上海奎芯集成电路设计有限公司
Abstract: 本发明提供一种同步五分频电路和五分频信号生成方法，通过D1＝(Q1！)&(Q3！)，D2＝((Q1！)&(Q2))||((Q1)&(Q2！))，D3＝Q1&Q2三个表达式的运算，再结合3个D触发器，实现了Q3Q2Q1组合状态的5位循环状态转换，然后利用1个D触发器对Q2信号进行位移，并结合Q2的反向信号进行逻辑运算实现了50％占空比的五分频器，能在仅使用4个上升沿触发的D触发器的情况下实现同步5分频电路，比其他相同分频比的电路能节约1‑2个触发器，且所需的触发器结构比较简单，在集成电路中能够有效的节约面积和成本，此外该电路还能保持分频信号的占空比为50％。
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公开(公告)号：CN117081581A
公开(公告)日：2023-11-17
申请号：CN202311050007.X
申请日：2023-08-18
Applicant: 上海奎芯集成电路设计有限公司
Abstract: 本发明提供一种同步九分频电路和九分频信号生成方法，首先通过F1＝(P1！)&(P4！)，F2＝(P1&(P2！))+((P1！)&P2)，F3＝((P1！)&P3)+((P2！)&P3)+(P1&P2&(P3！))和F4＝P1&P2&P3四个表达式的运算，再结合四个触发器，实现了P4P3P2P1的九位循环状态转换，然后利用1个触发器对P3信号进行位移和简单的逻辑运算实现50％占空比的九分频器，能在仅使用五个触发器的情况下实现占空比为50％的同步九分频电路，相比其他相同分频比的电路能节约4‑5个触发器，且触发器结构相对较简单，在集成电路中能够有效的节约芯片面积和成本。
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Patent Agency Ranking
公开(公告)号：CN116566383A
公开(公告)日：2023-08-08
申请号：CN202310540498.X
申请日：2023-05-12
Applicant: 上海奎芯集成电路设计有限公司
Abstract: 本发明提供一种同步五分频电路和五分频信号生成方法，通过D1＝(Q1！)&(Q3！)，D2＝((Q1！)&(Q2))||((Q1)&(Q2！))，D3＝Q1&Q2三个表达式的运算，再结合3个D触发器，实现了Q3Q2Q1组合状态的5位循环状态转换，然后利用1个D触发器对Q2信号进行位移，并结合Q2的反向信号进行逻辑运算实现了50％占空比的五分频器，能在仅使用4个上升沿触发的D触发器的情况下实现同步5分频电路，比其他相同分频比的电路能节约1‑2个触发器，且所需的触发器结构比较简单，在集成电路中能够有效的节约面积和成本，此外该电路还能保持分频信号的占空比为50％。
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公开(公告)号：CN117081581B
公开(公告)日：2024-03-22
申请号：CN202311050007.X
申请日：2023-08-18
Applicant: 上海奎芯集成电路设计有限公司
Abstract: 本发明提供一种同步九分频电路和九分频信号生成方法，首先通过F1＝(P1！)&(P4！)，F2＝(P1&(P2！))+((P1！)&P2)，F3＝((P1！)&P3)+((P2！)&P3)+(P1&P2&(P3！))和F4＝P1&P2&P3四个表达式的运算，再结合四个触发器，实现了P4P3P2P1的九位循环状态转换，然后利用1个触发器对P3信号进行位移和简单的逻辑运算实现50％占空比的九分频器，能在仅使用五个触发器的情况下实现占空比为50％的同步九分频电路，相比其他相同分频比的电路能节约4‑5个触发器，且触发器结构相对较简单，在集成电路中能够有效的节约芯片面积和成本。
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公开(公告)号：CN117176140A
公开(公告)日：2023-12-05
申请号：CN202311051287.6
申请日：2023-08-18
Applicant: 上海奎芯集成电路设计有限公司
Abstract: 本发明提供一种同步七分频电路和七分频信号生成方法，通过将C1＝((G1！)&(G2！))+((G1！)&(G3！)),C2＝(G1&(G2！))+((G1！)&G2&(G3！))，C3＝(G1&G2)+((G2！)&G3)的运算结果作为3个触发器的输入，实现了G3G2G1组合状态的7位循环状态转换，然后利用1个触发器对G3信号进行位移，并结合G3进行简单的逻辑运算实现了50％占空比输出的七分频器，能在仅使用4个上升沿触发的D触发器的情况下实现占空比为50％的同步七分频电路，相比其他相同分频比的电路能节约3‑4个触发器，且触发器结构相对简单，在集成电路中能够有效的节约芯片面积和成本。
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公开(公告)号：CN117176139B
公开(公告)日：2024-04-19
申请号：CN202311053021.5
申请日：2023-08-18
Applicant: 上海奎芯集成电路设计有限公司
Abstract: 本发明提供一种分频比为2的N次方加减1的分频器构建方法和分频器，通过为预设分频比设计按二进制码顺序的循环二进制数的序列，确定二进制数中各位的逻辑表达式，并通过逻辑门组合电路和D触发器电路实现该逻辑表达式，再通过对第N位对应的输出信号进行延迟和逻辑运算，实现了输出占空比为50％的分频数为2的N次方加减1分频器，能在仅使用N+1或N+2个D触发器的情况下实现分频数为2的N次方加减1的同步分频电路，比其他相同分频比的电路能节约了多个触发器，且设计流程简单，所需的触发器结构也相对较简单，在集成电路中能够有效的节约面积和成本。
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公开(公告)号：CN117176140B
公开(公告)日：2024-03-19
申请号：CN202311051287.6
申请日：2023-08-18
Applicant: 上海奎芯集成电路设计有限公司
Abstract: 本发明提供一种同步七分频电路和七分频信号生成方法，通过将C1＝((G1！)&(G2！))+((G1！)&(G3！)),C2＝(G1&(G2！))+((G1！)&G2&(G3！))，C3＝(G1&G2)+((G2！)&G3)的运算结果作为3个触发器的输入，实现了G3G2G1组合状态的7位循环状态转换，然后利用1个触发器对G3信号进行位移，并结合G3进行简单的逻辑运算实现了50％占空比输出的七分频器，能在仅使用4个上升沿触发的D触发器的情况下实现占空比为50％的同步七分频电路，相比其他相同分频比的电路能节约3‑4个触发器，且触发器结构相对简单，在集成电路中能够有效的节约芯片面积和成本。
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