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公开(公告)号：CN102318046B
公开(公告)日：2013-11-27
申请号：CN201080007382.0
申请日：2010-01-22
Applicant: 国际商业机器公司
IPC: H01L21/336 , H01L21/033
Abstract: 通过提供衬底并且在衬底顶上形成含半导体层来形成半导体器件。然后在含半导体层顶上形成具有多个开口的掩膜，其中掩膜的多个开口中的相邻开口以最小特征尺寸隔开。此后，进行倾斜离子注入以向含半导体层的第一部分引入掺杂剂，其中实质上不含掺杂剂的其余部分存在于掩膜之下。相对于含半导体层的实质上不含掺杂剂的其余部分选择性地去除含半导体层的包含掺杂剂的第一部分以提供亚光刻尺寸的图案，并且向衬底中转移图案以提供亚光刻尺寸的鳍结构。
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公开(公告)号：CN101410907A
公开(公告)日：2009-04-15
申请号：CN200780001802.2
申请日：2007-01-10
Applicant: 国际商业机器公司
IPC: G11C11/24 , H01L21/8242
CPC classification number: G11C8/16 , G11C11/405 , G11C11/4097 , H01L27/0207 , H01L27/108 , H01L27/10861
Abstract: 提供一种包括存储器的集成电路，该存储器在每个存储器单元中具有多个端口，用于在多个存储器单元中的每一个内存取数据位。这样的存储器包括存储器单元阵列，其中每个存储器单元包括连接在一起作为单一电容源的多个电容器(102)。第一存取晶体管(104)耦合在多个电容器中的第一个与第一位线之间，并且第二存取晶体管(106)耦合在多个电容器中的第二个与第二位线之间。在每个存储器单元中，第一存取晶体管的栅极连接至第一字线，并且第二存取晶体管的栅极连接至第二字线。
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公开(公告)号：CN1836322A
公开(公告)日：2006-09-20
申请号：CN200480022969.3
申请日：2004-08-12
Applicant: 国际商业机器公司
Inventor： 王耕 , 凯文·麦克斯塔 , 玛丽·E.·韦伯莱特 , 李玉君 , 杜里赛蒂·奇达姆巴奥
IPC: H01L21/8234
CPC classification number: H01L27/10876 , H01L21/26586 , H01L27/10864 , H01L29/1041 , H01L29/66537 , H01L29/66666 , H01L29/7827 , H01L29/945
Abstract: 本发明提供了一种形成深沟槽垂直晶体管的方法。形成具有在掺杂半导体基片上的侧壁的深沟槽。半导体基片包括在其表面上的反掺杂的漏极区和在所述侧壁旁边的沟道。漏极区具有顶层面和底层面。反掺杂的源极区形成所述基片上与沟道之下的侧壁并置。栅氧化层形成在沟槽侧壁上与栅导体并置。实施使漏极区的底层面之下的栅导体凹陷的步骤，随后，在源极区之下的沟道内以与反掺杂剂的垂直方向成角度θ+δ地实施倾斜离子注入，以及在源极区之下的沟道内以与掺杂剂的垂直方向成角度θ地实施倾斜离子注入。
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公开(公告)号：CN103999202A
公开(公告)日：2014-08-20
申请号：CN201280062010.7
申请日：2012-11-12
Applicant: 国际商业机器公司
IPC: H01L21/336
CPC classification number: H01L21/02488 , H01L21/02513 , H01L21/02587 , H01L21/02598 , H01L21/02642 , H01L29/66795 , H01L29/785
Abstract: 本发明公开了在基板上沉积介电模板层。通过采用图案化的屏蔽层的各向异性蚀刻在所述介电模板层的内部形成线沟槽。该图案化的屏蔽层可为图案化的光阻层，或通过其他影像转移法所形成的图案化的硬屏蔽层。通过选择性稀土氧化物外延工艺在各个线沟槽的较低部分填充外延稀土氧化物材料。通过选择性半导体外延工艺在各个线沟槽的较高部分填充外延半导体材料。使介电模板层凹陷以形成介电材料层，其提供在各鳍结构之间的侧向电性绝缘，每个鳍结构包括由稀土氧化物鳍部分和半导体鳍部分构成的堆栈。
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公开(公告)号：CN100456469C
公开(公告)日：2009-01-28
申请号：CN200510115839.0
申请日：2005-11-09
Applicant: 国际商业机器公司
IPC: H01L23/544 , H01L21/66
CPC classification number: H01L22/34 , H01L27/1087 , H01L29/8605 , H01L2924/0002 , H01L2924/00
Abstract: 一种用于实施形成于半导体器件中的深沟槽的电阻测量的测试结构，包括：一对深沟槽，形成于半导体衬底中。所述一对深沟槽具有形成于其侧表面和底表面上的介质材料，并且其中包括导电填充材料。所述一对深沟槽的底部彼此结合，从而提供通过其的导电路径。
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Patent Agency Ranking
公开(公告)号：CN100375296C
公开(公告)日：2008-03-12
申请号：CN200410091225.9
申请日：2004-11-17
Applicant: 国际商业机器公司
IPC: H01L29/78 , H01L27/12 , H01L27/085
CPC classification number: H01L29/783
Abstract: 提供与晶体管相邻并位于晶体管和到其中形成有晶体管的衬底或阱的接触之间的管体控制接触，根据施加到晶体管栅极的控制信号，晶体管的衬底与零(地)或基本上任意的低电压连接和断开，使晶体管显示出可变的阈值，该可变的阈值在低电源电压下保持良好的性能并降低功耗/消耗，这在便携电子装置中特别有利。由于当晶体管被切换成“截止”状态时，衬底被放电，因此避免了浮体效应(当晶体管在“导通”状态中与电压源断开)。可以采用n型和p型晶体管的互补对的晶体管结构。
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公开(公告)号：CN101248529A
公开(公告)日：2008-08-20
申请号：CN200680030712.1
申请日：2006-06-27
Applicant: 国际商业机器公司
IPC: H01L27/108 , H01L21/8242
CPC classification number: H01L27/108 , H01L27/10829 , H01L27/10867 , H01L27/1203
Abstract: 一种DRAM存储器单元和用于利用绝缘体上硅(SOI)CMOS技术制作密集(20或18方)布局的工序。具体而言，本发明提供一种与现有SOI CMOS技术兼容的密集且高性能的SRAM单元配置。本领域中已知各种增益单元布局。本发明通过提供利用SOI CMOS制作的密集布局而改进了现有技术。广义上说，存储器单元包括分别设置有栅极、源极和漏极的第一晶体管；分别具有第一栅极、第二栅极、源极和漏极的第二晶体管；以及具有第一端子的电容器；其中，所述电容器的第一端子和所述第二晶体管的第二栅极包括单个实体。
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公开(公告)号：CN1720616A
公开(公告)日：2006-01-11
申请号：CN03825771.8
申请日：2003-01-08
Applicant: 国际商业机器公司
Inventor： 杰克·A·曼德尔曼 , 杰弗里·P·加姆比诺 , 王耕
IPC: H01L21/8242
CPC classification number: H01L27/10894 , H01L21/02381 , H01L21/02532 , H01L21/02639 , H01L21/3081 , H01L27/10864
Abstract: 在同一衬底的应变层区域和无应变层区域中制作半导体器件。第一半导体器件，如存储单元，例如深沟槽存储单元形成在衬底的无应变层区域中。应变层区域选择性地形成在同一衬底中。第二半导体器件(66、68、70)，如FET，例如MOSFET逻辑器件形成在应变层区域中。
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公开(公告)号：CN103999202B
公开(公告)日：2017-04-05
申请号：CN201280062010.7
申请日：2012-11-12
Applicant: 国际商业机器公司
IPC: H01L21/336
CPC classification number: H01L21/02488 , H01L21/02513 , H01L21/02587 , H01L21/02598 , H01L21/02642 , H01L29/66795 , H01L29/785
Abstract: 本发明公开了在基板上沉积介电模板层。通过采用图案化的屏蔽层的各向异性蚀刻在所述介电模板层的内部形成线沟槽。该图案化的屏蔽层可为图案化的光阻层，或通过其他影像转移法所形成的图案化的硬屏蔽层。通过选择性稀土氧化物外延工艺在各个线沟槽的较低部分填充外延稀土氧化物材料。通过选择性半导体外延工艺在各个线沟槽的较高部分填充外延半导体材料。使介电模板层凹陷以形成介电材料层，其提供在各鳍结构之间的侧向电性绝缘，每个鳍结构包括由稀土氧化物鳍部分和半导体鳍部分构成的堆栈。
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公开(公告)号：CN103718301B
公开(公告)日：2016-08-17
申请号：CN201280038066.9
申请日：2012-05-31
Applicant: 国际商业机器公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/6656 , H01L29/517 , H01L29/6653 , H01L29/66545 , H01L29/66628 , H01L29/66636
Abstract: 通过围绕半导体层上的栅极结构形成具有第一深度d1的一对第一沟槽，围绕栅极结构形成可弃式隔离物58以覆盖第一沟槽的近端部分以及形成深度为第二深度d2的一对第二沟槽，在半导体层中形成包括沟槽的一对水平台阶，所述第二深度d2大于第一深度d1。去除可弃式隔离物，并且执行选择性外延以形成集成外延源极和源极扩展区域16以及集成外延漏极和漏极扩展区域18。在沉积和平坦化电介质层70之后可以形成替换栅极结构并且随后除去栅极结构以及在外延源极16和漏极扩展区域18上横向扩展栅极腔59。另一方面，可以直接在集成外延区域上沉积接触面电介质层并且可以在其中形成接触通孔结构。
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