公开(公告)号：CN107068610A

公开(公告)日：2017-08-18

申请号：CN201610873993.2

申请日：2016-09-30

Applicant: 格罗方德半导体公司 ,  国际商业机器公司

Inventor： F·W·莫恩特 ,  S·西迪基 ,  D·M·特里克特 ,  B·C·佩埃萨拉

IPC: H01L21/768

CPC classification number: H01L21/76808 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/76811 ,  H01L21/76816 ,  H01L21/76897 ,  H01L21/76877

Abstract: 本发明涉及形成具有减少侧壁渐缩的互连特征，包括形成一材料迭层的方法，其包括具有导电特征位于其中的第一介电层，以及位于该第一介电层上方的第二介电层。在该第二介电层上方形成包括多个间隔开的掩模组件的蚀刻掩模。该掩模组件定义至少一个露出该第二介电层的第一通孔开口。在蚀刻掩模上方形成图案化层。在图案化层中形成第二通孔开口以露出在该蚀刻掩模中的该第一通孔开口。经由该第二通孔开口蚀刻该第二介电层，以定义露出该导电特征的该第二介电层中的第三通孔开口。移除该图案化层及该蚀刻掩模。在该第三通孔开口中形成接触该导电特征的导电通孔。

公开(公告)号：CN107068610B

公开(公告)日：2019-04-09

申请号：CN201610873993.2

申请日：2016-09-30

Applicant: 格罗方德半导体公司 ,  国际商业机器公司

Inventor： F·W·莫恩特 ,  S·西迪基 ,  D·M·特里克特 ,  B·C·佩埃萨拉

IPC: H01L21/768

CPC classification number: H01L21/76808 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/76811 ,  H01L21/76816 ,  H01L21/76897

Abstract: 本发明涉及形成具有减少侧壁渐缩的互连特征，包括形成一材料迭层的方法，其包括具有导电特征位于其中的第一介电层，以及位于该第一介电层上方的第二介电层。在该第二介电层上方形成包括多个间隔开的掩模组件的蚀刻掩模。该掩模组件定义至少一个露出该第二介电层的第一通孔开口。在蚀刻掩模上方形成图案化层。在图案化层中形成第二通孔开口以露出在该蚀刻掩模中的该第一通孔开口。经由该第二通孔开口蚀刻该第二介电层，以定义露出该导电特征的该第二介电层中的第三通孔开口。移除该图案化层及该蚀刻掩模。在该第三通孔开口中形成接触该导电特征的导电通孔。

公开(公告)号：CN119968942A

公开(公告)日：2025-05-09

申请号：CN202380069098.3

申请日：2023-09-18

Applicant: 国际商业机器公司

Inventor： S·西迪基 ,  鲍如强 ,  C·D·亚当斯 ,  C·S·杜菲 ,  A·I·周 ,  B·P·林德 ,  R·拉玛钱德兰 ,  郭德超

IPC: H10D84/03 ,  H10D30/01 ,  H10D30/62

Abstract: 一种半导体器件，包括具有第一区域和第二区域的衬底，第二区域与第一区域隔开一定距离以在其间限定空间。包括栅极电介质的第一半导体器件在第一区域上。第一半导体器件可以在第一区域中实现基于FinFet的输入/输出(I/O)器件。第二半导体器件不包括位于第二区域上的栅极电介质。第二半导体器件可以在第二区域中实现基于纳米片的逻辑器件。