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公开(公告)号：CN115398648A
公开(公告)日：2022-11-25
申请号：CN202180029160.7
申请日：2021-04-30
Applicant: 国际商业机器公司
IPC: H01L29/78 , H01L21/336
Abstract: 公开了具有不对称栅极叠置体的纳米片器件的方法和所得结构。在衬底(104)上形成纳米片叠置体(102)。该纳米片叠置体(102)包括交替的半导体层(108)和牺牲层(110)。牺牲衬层(202)形成在纳米片叠置体(102)上，并且电介质栅极结构(204)形成在纳米片叠置体(102)上和牺牲衬层(202)上。在牺牲层(110)的侧壁上形成第一内间隔物(302)。在纳米片叠置体(102)的沟道区上形成栅极(112)。栅极(112)包括在与纳米片叠置体(102)正交的方向上在衬底(104)上延伸的导电桥。在栅极(112)的侧壁上形成第二内间隔物(902)。第一内间隔物(302)在栅极(112)叠置体之前形成，而第二内间隔物(902)在栅极叠置体之后形成，因此，栅极(112)叠置体是不对称的。
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公开(公告)号：CN103107092B
公开(公告)日：2017-09-29
申请号：CN201210383534.8
申请日：2012-10-11
Applicant: 国际商业机器公司
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L21/2822 , H01L21/26506 , H01L21/823412 , H01L21/823437 , H01L21/84 , H01L27/1203 , H01L29/4966 , H01L29/517 , H01L29/518 , H01L29/66545
Abstract: 一种方法，其包括提供具有半导体层并在所述半导体层上设置有绝缘体层的晶片。所述绝缘体层具有在其中设置的开口以暴露所述半导体层的表面，其中每个开口对应于将会成为设置在栅极堆叠下面的半导体层内的晶体管通道的位置。所述方法还包括沉积高介电常数栅极绝缘体层以覆盖所述半导体层的暴露表面和所述绝缘体层的侧面；在高介电常数栅极绝缘体层上面沉积栅极金属层；通过栅极金属层和下面的高介电常数栅极绝缘体层注入碳以在所述半导体层的上部形成碳注入区域，所述碳注入区域具有选定碳浓度以建立所述晶体管的电压阈值。
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公开(公告)号：CN104051273B
公开(公告)日：2017-01-18
申请号：CN201410095336.0
申请日：2014-03-14
Applicant: 国际商业机器公司
Inventor： B·切恩德拉 , P·张 , 格里高里·G·弗里曼 , 郭德超 , J·R·霍尔特 , A·库玛尔 , T·J·麦克阿德勒 , S·纳拉丝穆哈 , V·昂塔鲁斯 , S·R·索达里 , C·D·雪劳 , M·W·斯托克
IPC: H01L21/336 , H01L21/311 , H01L29/78 , H01L29/06 , H01L29/423
CPC classification number: H01L29/7848 , H01L29/045 , H01L29/165 , H01L29/36 , H01L29/66636 , H01L29/7834
Abstract: 本发明公开涉及用于在最大化通道应力水平的同时减小短通道效应的刻面本征外延缓冲层及其形成方法。刻面本征缓冲半导体材料通过选择性外延而淀积在源极沟槽和漏极沟槽的侧壁上。刻面邻接栅极隔离片的外部侧壁在其处邻接源极沟槽或漏极沟槽的侧壁的每条边缘。随后淀积掺杂的半导体材料，以填充源极沟槽和漏极沟槽。掺杂的半导体材料可以淀积成使得本征缓冲半导体材料的刻面延伸并且所淀积的掺杂的半导体材料的内部侧壁在源极沟槽和漏极沟槽每一个当中融合。掺杂的半导体材料可以随后向上生长。刻面本征缓冲半导体材料部分允许掺杂剂在刻面角落附近更大的向外扩散，同时抑制掺杂剂在统一宽度的区域中扩散，由此抑制短通道效应。
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公开(公告)号：CN103843120A
公开(公告)日：2014-06-04
申请号：CN201280048709.8
申请日：2012-07-26
Applicant: 国际商业机器公司
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/78 , H01L21/823487 , H01L21/823885 , H01L29/4983 , H01L29/66666 , H01L29/7827
Abstract: 一种晶体管结构被形成为包含衬底以及位于所述衬底上方的源极、漏极和沟道，所述沟道被垂直地设置在所述源极与所述漏极之间。所述沟道被耦接至栅极导体，所述栅极导体经由栅极电介质材料层围绕所述沟道，所述栅极电介质材料层围绕所述沟道。所述栅极导体由具有第一功函数的第一导电材料和具有第二功函数的第二导电材料构成，所述第一导电材料围绕所述沟道的长度的第一部分，所述第二导电材料围绕所述沟道的长度的第二部分。还公开了一种制造所述晶体管结构的方法。可将所述晶体管结构表征为具有不对称栅极的垂直场效应晶体管。
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Patent Agency Ranking
公开(公告)号：CN102782856A
公开(公告)日：2012-11-14
申请号：CN201180011564.X
申请日：2011-02-04
Applicant: 国际商业机器公司
IPC: H01L29/12
CPC classification number: H01L27/0688 , H01L29/1606 , Y10S977/755
Abstract: 一种三维（3D）集成电路（IC）结构包括：形成在衬底上的第一石墨烯层；利用所述第一石墨烯层形成的一个或多个有源器件的第一层级；形成在所述一个或多个有源器件的第一层级上的绝缘层；形成在所述绝缘层上的第二石墨烯层；以及利用所述第二石墨烯层形成的一个或多个有源器件的第二层级，所述一个或多个有源器件的第二层级与所述一个或多个有源器件的第一层级电气互连。
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公开(公告)号：CN119968942A
公开(公告)日：2025-05-09
申请号：CN202380069098.3
申请日：2023-09-18
Applicant: 国际商业机器公司
Abstract: 一种半导体器件，包括具有第一区域和第二区域的衬底，第二区域与第一区域隔开一定距离以在其间限定空间。包括栅极电介质的第一半导体器件在第一区域上。第一半导体器件可以在第一区域中实现基于FinFet的输入/输出(I/O)器件。第二半导体器件不包括位于第二区域上的栅极电介质。第二半导体器件可以在第二区域中实现基于纳米片的逻辑器件。
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公开(公告)号：CN115803871A
公开(公告)日：2023-03-14
申请号：CN202180048193.6
申请日：2021-06-29
Applicant: 国际商业机器公司
IPC: H01L21/84
Abstract: 本发明的实施例可以包括半导体结构和制造方法。所述半导体结构可包含顶部沟道及底部沟道，其中所述顶部沟道包含多个垂直取向的沟道。底部沟道包括多个水平取向的沟道。所述半导体结构可以包括围绕所述顶部沟道和所述底部沟道的栅极。所述半导体结构可以包括位于所述栅极的每一侧上的间隔物。第一间隔物包括位于多个垂直取向的沟道之间的电介质材料。第二间隔物包括位于多个水平取向的沟道之间的电介质材料。这可以实现在垂直间隔物之间形成间隔物。
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公开(公告)号：CN103930998B
公开(公告)日：2017-06-09
申请号：CN201280052232.0
申请日：2012-10-26
Applicant: 国际商业机器公司
IPC: H01L29/786
CPC classification number: H01L29/66803
Abstract: 一种结构包括：衬底；在衬底上设置的晶体管，该晶体管包括由用碳注入的硅构成的鳍片；以及栅极介质层和栅极金属层，覆盖鳍片的限定晶体管的沟道的部分。在该结构中，选择在鳍片中的碳浓度以建立晶体管的期望的电压阈值。还公开了制备鳍片FET晶体管的方法。同样公开了具有碳注入的阱的平面晶体管，其中选择在阱中的碳浓度以建立晶体管的期望的电压阈值。
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公开(公告)号：CN104350597B
公开(公告)日：2017-03-01
申请号：CN201280061803.7
申请日：2012-11-07
Applicant: 国际商业机器公司
IPC: H01L27/092 , H01L21/8238
CPC classification number: H01L21/8258 , H01L21/823807 , H01L27/0605
Abstract: 提供了在相同的CMOS电路中使用不同沟道材料的技术。在一个方面，制造CMOS电路的方法包括以下步骤。提供具有在绝缘体上的第一半导体层的晶片。STI被用于将第一半导体层划分为第一有源区和第二有源区域。凹陷在所述第一有源区中的第一半导体层。在所述第一半导体层上外延生长第二半导体层，其中所述第二半导体层包括具有至少一种Ⅲ族元素和至少一种Ⅴ族元素的材料。使用所述第二半导体层作为用于n-FET的沟道材料在所述第一有源区中形成所述n-FET。使用所述第一半导体层作为p-FET的沟道材料在所述第二有源区中形成所述p-FET。
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