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公开(公告)号：CN112736032B
公开(公告)日：2024-05-24
申请号：CN202110096317.X
申请日：2016-11-18
Applicant: 格罗方德半导体公司
IPC: H01L21/768 , H01L29/45 , H01L21/285 , H01L21/311 , H01L21/67 , H01L23/485 , H01L23/522 , H01L23/532 , H01L23/535 , H01L29/78
Abstract: 本发明涉及用于不具有钛衬垫的MOL互连的装置。揭示了数种方法、设备及系统用于制造半导体装置，其包含半导体基板；在该半导体基板上方的氧化物层；设置于该氧化物层内的含钨的第一金属组件；在该氧化物层上方的层间电介质(ILD)，其中，该层间电介质包含沟槽，以及该沟槽的底部包含该第一金属组件的顶部的至少一部分；设置于该沟槽的侧壁及底部上的阻障材料；以及设置于该沟槽中的第二金属组件。
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公开(公告)号：CN107424996B
公开(公告)日：2020-12-18
申请号：CN201710291608.8
申请日：2017-04-28
Applicant: 格罗方德半导体公司
Inventor： 尼古拉斯·文森特·利考西 , E·S·科扎尔斯基 , 古拉密·波奇
IPC: H01L27/088 , H01L27/11 , H01L21/8234
Abstract: 本发明涉及用于半导体装置的结合SADP鳍片及其制造方法，半导体胞元包括衬底、以及含至少五个实质平行鳍片的阵列，此等鳍片是以实质均等鳍宽布置于该衬底上。阵列内至少一对相邻鳍片间包括预定最小间隔距离。阵列具有用于n型半导体装置的第一n型鳍片、及用于p型半导体装置的第一p型鳍片。该第一p型鳍片是与该第一n型鳍片相邻而置并且以预定第一n至p距离与该第一n型鳍片相隔。该第一n至p距离大于该最小间隔距离，并且小于该鳍宽加两倍该最小间隔距离的总和。
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公开(公告)号：CN105742169B
公开(公告)日：2020-11-24
申请号：CN201511021306.6
申请日：2015-12-30
Applicant: 格罗方德半导体公司
IPC: H01L21/28
Abstract: 本发明涉及一种LDMOS装置中的锥形栅极氧化物。本发明提供用于LDMOS装置的方法。一种形成半导体结构的方法包括：形成栅极介电质，该栅极介电质包括具有第一均匀厚度的第一部分、具有不同于该第一均匀厚度的第二均匀厚度的第二部分、以及具有自该第一部分延伸至该第二部分的锥形表面的过渡部分。该栅极介电质形成于衬底的平坦的上表面上。该锥形表面相对于该衬底的该上表面呈锐角。
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公开(公告)号：CN107026127B
公开(公告)日：2020-11-20
申请号：CN201611128114.X
申请日：2016-12-09
Applicant: 格罗方德半导体公司
Inventor： 乔治·罗伯特·姆芬格 , 吴旭升
IPC: H01L21/84 , H01L21/336 , H01L29/78
Abstract: 本发明涉及FDSOI技术的外延分面高度一致性改进。本发明提供了一种通过使用多个间隙壁来控制抬升式源/漏外延结构的分面高度的方法，以及由此形成的装置。实施例包括：在SOI层上设置栅极结构；在邻近该栅极结构的该SOI层上及该栅极结构的相对侧上形成第一对间隙壁；在邻近该栅极结构的该第一对间隙壁的上表面上及该栅极结构的该相对侧上形成第二对间隙壁；以及在该SOI上形成一对分面抬升式源/漏结构，各该分面源/漏结构分面于该第一对间隙壁的该上表面，其中，与该第一对间隙壁相比，该第二对间隙壁对外延生长更具有选择性。
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Patent Agency Ranking
公开(公告)号：CN107017166B
公开(公告)日：2020-10-20
申请号：CN201710045521.2
申请日：2017-01-20
Applicant: 格罗方德半导体公司
IPC: H01L21/336 , H01L21/8242 , H01L27/108 , H01L29/06 , H01L29/10 , H01L29/78
Abstract: 本发明涉及控制eDRAM深沟槽上方的外延生长以及如此形成的eDRAM，其提供形成eDRAM的多晶硅填充深沟槽的方法。该方法可包括在衬底中形成多个多晶硅填充深沟槽。向该沟槽的上部引入外延抑制掺杂物。接着，在该衬底上方形成多个鳍片，各多晶硅填充深沟槽包括延伸于其上方的相应鳍片。至少在该多晶硅填充深沟槽上方外延生长硅层。该多晶硅填充深沟槽中的该掺杂物用以控制该硅层的该外延生长，以消除或防止在先进技术节点与相邻鳍片和/或深沟槽短路。
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公开(公告)号：CN107508593B
公开(公告)日：2020-10-13
申请号：CN201710447184.X
申请日：2017-06-14
Applicant: 格罗方德半导体公司
IPC: H03K19/094 , H03K19/0948 , H03K19/20
Abstract: 本发明涉及具有背栅极切换的半导体结构，其关于半导体结构，并且更尤指具有逻辑背栅极切换的电路及操作方法。此电路包括至少一个前栅极接触部及数字背栅极电位，用于至少一个装置的背面上的逻辑功能实作态样。该数字背栅极电位可在两个逻辑电平之间切换。
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公开(公告)号：CN107492573B
公开(公告)日：2020-10-13
申请号：CN201710432441.2
申请日：2017-06-09
Applicant: 格罗方德半导体公司
IPC: H01L29/78 , H01L21/336 , H01L29/423
Abstract: 本发明涉及运用选择性移除鳍部的半导体结构的形成，举例而言，包括提供衬底，其具备上有第一硬掩模的第一多个鳍部、上有第二硬掩模的第二多个鳍部，该第一硬掩模有别于该第二硬掩模，在该第一与第二鳍部的诸下部分之间沉积第一填充材料，在介于该第一与第二鳍部之间的该第一填充材料上沉积第三硬掩模层，在延展于该第一与第二鳍部的诸上部分之间的该第三硬掩模上沉积第二填充材料，选择性地移除该第二硬掩模及该第二鳍部以在该第一与第二填充材料中形成开穴，在该开穴中沉积第三填充材料，以及移除该第三硬掩模上面的该第二填充材料与该第三填充材料以形成鳍部切口区。
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公开(公告)号：CN107154358B
公开(公告)日：2020-10-13
申请号：CN201710120097.3
申请日：2017-03-02
Applicant: 格罗方德半导体公司
Inventor： 谢瑞龙 , M·K·阿卡尔瓦尔达尔 , A·克内尔
IPC: H01L21/336 , H01L29/10 , H01L29/78
Abstract: 本发明涉及SRB弹性松弛的方法及结构，其提供首先用垂直于后续鳍片方向的切口掩膜并接着用平行于该鳍片方向的切口掩膜来形成SRB finFET鳍片的方法以及所得装置。实施例包括：在衬底上形成SiGe SRB；在该SRB上方形成Si层；在该Si层中形成NFET沟道及SiGe PFET沟道；向下穿过各别该NFET及PFET沟道以及该SRB至该衬底形成切口，该些切口形成于该衬底的相对端部上并垂直于该NFET及PFET沟道；在该SRB及该NFET与PFET沟道中形成鳍片，该些鳍片垂直于该些切口形成；在该NFET与PFET沟道之间形成切口，该切口平行于该些鳍片形成；用氧化物填充该切口；以及向下凹入该氧化物至该SRB。
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公开(公告)号：CN107452640B
公开(公告)日：2020-09-29
申请号：CN201710339605.7
申请日：2017-05-15
Applicant: 格罗方德半导体公司
IPC: H01L21/66
Abstract: 本发明涉及用于使用FEOL虚拟填充层的晶粒内重叠控制的方法，揭示用于晶粒内重叠标线片测量的方法及所得装置。具体实施例包括：在一衬底上的一第一层中提供平行的多个结构；确定在该第一层上面的一第二层中没有主动集成电路元件的多个测量部位；形成在该多个测量部位中且平行于该多个结构和暴露该多个结构的区段的多个重叠沟槽，其中各重叠沟槽在一结构上方及在该结构与毗邻结构之间的间隙上方对齐；确定一重叠沟槽的一沟槽重心；确定在该重叠沟槽中暴露的一结构的一结构重心；以及基于该沟槽重心与该结构重心之间的差额，确定一重叠参数。
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