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公开(公告)号：CN119866043A
公开(公告)日：2025-04-22
申请号：CN202510031953.2
申请日：2025-01-09
Applicant: 安徽芯塔电子科技有限公司
Abstract: 本申请提供了一种碳化硅超级结原胞结构及其制造方法、功率器件。该碳化硅超级结原胞结构包括一导电类型碳化硅衬底、层叠设置于第一导电类型碳化硅衬底一侧n个第一导电类型外延层、依次设置于第n个第一导电类型外延层远离第一导电类型碳化硅衬底一侧的第一导电类型高外延层和源电极、以及两个半绝缘垂直结构，其中n为大于1的正整数。本申请能够在保障耐压水平的前提下使用更高浓度的第一导电类型外延层，进而有利于降低原胞结构的比导通电阻，有利于提高原胞结构的电流密度。
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公开(公告)号：CN119698046A
公开(公告)日：2025-03-25
申请号：CN202411907863.7
申请日：2024-12-24
Applicant: 安徽芯塔电子科技有限公司
Inventor： 倪炜江
Abstract: 本发明涉及半导体技术领域，具体涉及一种改善雪崩能力的SiC JEFT器件及其制造方法，通过在一个沟槽中同时设置源区和栅区，并且源区的第二类型掺杂区与栅区的第二类型掺杂区的深度不同，其中源区的第二类型掺杂区的结深比栅区的第二类型掺杂区的结深更深，使得在关断状态下最大电场处在源区的第二类型掺杂区的结边缘，从而雪崩电流通过源区的欧姆接触进入源极，而不会再经过栅极，保证了雪崩的可靠性。
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公开(公告)号：CN119364808A
公开(公告)日：2025-01-24
申请号：CN202411431154.6
申请日：2024-10-14
Applicant: 安徽芯塔电子科技有限公司
Abstract: 本申请公开了一种碳化硅沟槽晶体管及制备方法，属于半导体技术领域。碳化硅沟槽晶体管包括：漏区；漂移区、阱区和源区；第一沟槽，纵向贯穿源区和阱区并延伸至漂移区内；多晶硅结构，位于第一沟槽内，多晶硅结构与漂移区的掺杂类型相反，多晶硅结构与漂移区之间构成异质结，多晶硅结构包括第一多晶硅子结构和第二多晶硅子结构，第一多晶硅子结构覆盖第一沟槽的底部，第二多晶硅子结构连接在第一多晶硅子结构的中间位置；栅极结构，包括两个栅极子结构，位于第二多晶硅子结构沿第二方向的相对两侧；屏蔽区，位于第一沟槽底部的漂移区，并与栅极结构的位置相对应。本申请能够在不增加器件面积和成本的情况下，降低开关功耗，提高器件可靠性。
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公开(公告)号：CN112289855B
公开(公告)日：2024-11-15
申请号：CN202011245808.8
申请日：2020-11-10
Applicant: 安徽芯塔电子科技有限公司
Inventor： 倪炜江
IPC: H01L29/45 , H01L29/80 , H01L21/335 , H01L29/16 , H01L29/06
Abstract: 本发明公开了一种结型场效应晶体管器件，所述器件包括：Ⅰ－导电型漂移层；Ⅱ+导电型区，形成于Ⅰ－导电型漂移层内，中间位置的Ⅱ+导电型区的深度低于两侧的Ⅱ+导电型区；栅极欧姆接触区，形成于中间位置的Ⅱ+导电型区上，源极欧姆接触区，形成于两侧的Ⅱ+导电型区上；在Ⅰ－导电型为n－导电型时，Ⅱ+导电型即为p+导电型，在Ⅰ－导电型为p－导电型时，Ⅱ+导电型即为n+导电型。器件的栅极位于相邻的两个源极之间，并且栅极的Ⅱ+导电型区比源极的Ⅱ+导电型区更浅，使得器件的雪崩发生在源极的Ⅱ+导电型区。雪崩电流直接通过源极而不经过栅极，保护了栅极驱动电路。同时器件为平面结构，制作简单。
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公开(公告)号：CN118352393A
公开(公告)日：2024-07-16
申请号：CN202410409639.9
申请日：2024-04-07
Applicant: 安徽芯塔电子科技有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/16
Abstract: 本申请公开了场效应晶体管及其制备方法，场效应晶体管包括：碳化硅外延层包括多个沿宽度方向间隔设置的子结型场效应区，掺杂碳化硅层位于相邻的子结型场效应区之间，掺杂碳化硅层包括：基区，基区包括第一基区和第二基区，第一基区的上表面的高度大于第二基区的上表面的高度，第一基区的下表面的高度小于第二基区的上表面的高度，第一基区的下表面的高度大于第二基区的下表面的高度；体区位于第二基区远离第一基区的一侧，且位于相邻的第二基区之间，源区位于第二基区的上表面。由此，可以获得尺寸较小的原胞，增大原胞和沟道密度，降低导通电阻。
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Patent Agency Ranking
公开(公告)号：CN114583931A
公开(公告)日：2022-06-03
申请号：CN202210349484.5
申请日：2022-04-02
Applicant: 安徽芯塔电子科技有限公司
Abstract: 本发明公开的主动驱动电路，设于并联连接的主SiC MOSFET与从SiC MOSFET之间，包括一个为主SiC MOSFET和至少一个从SiC MOSFET，主动驱动电路包括：di/dt检测电路Ⅰ、di/dt检测电路Ⅱ、压控拉电流源电路及压控灌电流源电路，其中，di/dt检测电路Ⅰ，检测主SiC MOSFET的源极杂散电感Lsl两端的电压Vsl；di/dt检测电路Ⅱ，检测从SiC MOSFET的源极杂散电感Lsn两端的电压Vsn；在电压Vsl大于电压Vsn时，压控灌电流源电路从从SiC MOSFET的栅极注入电流，以使从SiC MOSFET的漏极电流逼近主SiC MOSFET漏极电流；在电压Vsl小于电压Vsn时，压控拉电流源电路从从SiC MOSFET的栅极抽取电流，以使从SiC MOSFET的漏极电流逼近主SiC MOSFET漏极电流。本发明提出的主动驱动电路简单，动态响应快，并且对解决多个并联SiC MOSFET动态不均流问题具有较好的效果。
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公开(公告)号：CN119866037A
公开(公告)日：2025-04-22
申请号：CN202510031960.2
申请日：2025-01-09
Applicant: 安徽芯塔电子科技有限公司
Abstract: 本申请提供了一种MOSFET器件及其制造方法。该MOSFET器件包括有源区和终端区。终端区围绕设置于有源区的外周。MOSFET器件包括：层叠设置的碳化硅衬底和碳化硅外延层。有源区包括：多个栅极结构，多个栅极结构沿第一方向间隔排布且沿第二方向延伸；栅极结构设置于碳化硅外延层远离碳化硅衬底的一侧，第一方向和所述第二方向均平行于碳化硅衬底，第一方向与所述第二方向具有预设角度。终端区包括：栅线层，栅线层设置于碳化硅外延层远离碳化硅衬底的一侧；栅线层与各个栅极结构电连接。
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公开(公告)号：CN119866035A
公开(公告)日：2025-04-22
申请号：CN202510031955.1
申请日：2025-01-09
Applicant: 安徽芯塔电子科技有限公司
Abstract: 本申请提供了一种碳化硅超级结功率器件及其制造方法。该碳化硅超级结功率器件包括：碳化硅衬底、多个垂直介质结构和层叠设置于碳化硅衬底一侧的n个外延层，其中n为大于1的正整数。每层外延层均设置有多个水平掺杂区，多个水平掺杂区阵列排布于外延层顶部内，水平掺杂区的上表面与外延层的上表面齐平。各层的水平掺杂区相对。n个外延层包括第一个外延层，第一个外延层顶部内阵列排布第一个水平掺杂区。垂直介质结构穿过位于同一列的水平掺杂区、并延伸至第一个水平掺杂区的内部。产品独权相关内容。本申请在保障耐压水平的同时使用更高浓度的外延层，进而能够降低功率器件的比导通电阻，有利于提高功率器件的电流密度。
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公开(公告)号：CN119421452A
公开(公告)日：2025-02-11
申请号：CN202411596332.0
申请日：2024-11-11
Applicant: 安徽芯塔电子科技有限公司
Abstract: 本发明公开了一种碳化硅阶梯沟槽MOSFET及其制造方法，MOSFET包括：半导体漏区、半导体漂移区、第二导电类型半导体阱区、第一导电类型半导体源区、第二导电类型半导体接触区、第一沟槽、第一导电类型载流子扩散层、第二沟槽、第二导电类型半导体屏蔽区、栅极介质层、栅极电极、层间介质层、接触孔、源端金属电极以及漏端金属电极。本发明通过在第一沟槽底部及侧壁的局部区域制备有第一导电类型半导体载流子扩散层（CSL），以降低器件的比导通电阻（Ron,sp）；第二沟槽底部及侧壁的全部区域制备有与源端金属电极短接的第二导电类型半导体屏蔽区，可比仅沟槽底部引入的屏蔽区显著地降低栅氧电场，以提升器件可靠性。
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公开(公告)号：CN112271220B
公开(公告)日：2025-02-07
申请号：CN202011076765.5
申请日：2020-10-10
Applicant: 安徽芯塔电子科技有限公司
Inventor： 倪炜江
Abstract: 本发明涉及半导体技术领域，尤其是涉及一种沟槽型肖特基二极管器件，所述器件的有源区有多个原胞并联而成，在一个基本原胞中，包括处于正交排列的沟槽与p+层，即所述沟槽与所述p+层的方向是垂直的；在一个原胞中，沿着垂直于纸面的纵深方向依次为结构A和结构B，其中，所述结构A为纯沟槽肖特基二极管结构，所述结构B为pn二极管结构。对于n型导电器件，本发明器件原胞中通过相反类型的掺杂形成p+区与沟槽的正交形式的排列，实现对沟槽和肖特基接触的电场屏蔽，降低器件的反偏漏电流。同时通过沟槽内及台面上的不同势垒的肖特基接触，降低器件的开启电压和导通电阻。
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