公开(公告)号：CN107251001B

公开(公告)日：2020-08-04

申请号：CN201680011051.1

申请日：2016-03-04

Applicant: 密克罗奇普技术公司

Inventor： 凯斯·E·克堤斯 ,  阿希什·塞纳帕蒂 ,  安东尼·加西亚 ,  维贾伊·萨尔维帕利 ,  普拉尚斯·普利帕卡 ,  凯文·基尔策 ,  戴维·福斯特 ,  罗布·肯尼迪 ,  普里莫·卡斯特罗 ,  亚伦·巴滕

IPC: G06F13/24 ,  G06F13/26

Abstract: 本发明提供一种微控制器，其具有：CPU，其具有与中断控制器耦合的至少一个中断输入；多个外围装置；及模式寄存器，其包括控制所述微控制器的操作模式的至少一个位。所述微控制器经配置成以第一操作模式操作，其中在由所述微控制器的外围装置断言中断之后，所述中断控制器即刻将中断信号转送到所述CPU且所述外围装置设置相关联中断标志，其中所述中断致使所述CPU分支到与所述中断输入相关联的预定中断地址。在第二操作模式中，在由所述微控制器的外围装置断言中断之后，所述中断控制器即刻将中断信号转送到所述CPU，且所述CPU从产生所述中断的所述外围装置接收额外中断信息，其中所述额外中断信息用于产生向量地址。

公开(公告)号：CN107251001A

公开(公告)日：2017-10-13

申请号：CN201680011051.1

申请日：2016-03-04

Applicant: 密克罗奇普技术公司

Inventor： 凯斯·E·克堤斯 ,  阿希什·塞纳帕蒂 ,  安东尼·加西亚 ,  维贾伊·萨尔维帕利 ,  普拉尚斯·普利帕卡 ,  凯文·基尔策 ,  戴维·福斯特 ,  罗布·肯尼迪 ,  普里莫·卡斯特罗 ,  亚伦·巴滕

IPC: G06F13/24 ,  G06F13/26

Abstract: 本发明提供一种微控制器，其具有：CPU，其具有与中断控制器耦合的至少一个中断输入；多个外围装置；及模式寄存器，其包括控制所述微控制器的操作模式的至少一个位。所述微控制器经配置成以第一操作模式操作，其中在由所述微控制器的外围装置断言中断之后，所述中断控制器即刻将中断信号转送到所述CPU且所述外围装置设置相关联中断标志，其中所述中断致使所述CPU分支到与所述中断输入相关联的预定中断地址。在第二操作模式中，在由所述微控制器的外围装置断言中断之后，所述中断控制器即刻将中断信号转送到所述CPU，且所述CPU从产生所述中断的所述外围装置接收额外中断信息，其中所述额外中断信息用于产生向量地址。