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公开(公告)号：CN109891398B
公开(公告)日：2023-06-20
申请号：CN201780066544.X
申请日：2017-11-03
Applicant: 密克罗奇普技术公司
IPC: G06F13/34
Abstract: 本发明公开了一种用于准许访问多个仲裁器客户端与中央处理单元之间的系统总线的可编程系统仲裁器。所述可编程系统仲裁器可包括一个或多个中断优先级寄存器，所述一个或多个中断优先级寄存器中的每一个均与中断类型相关联；和系统仲裁逻辑，所述系统仲裁逻辑能够操作以至少基于对编程优先级顺序的分析来仲裁对所述多个仲裁器客户端与所述CPU之间的所述系统总线的访问，所述编程的优先级顺序包括所述多个仲裁器客户端中的每一个、所述中央处理单元的多个操作模式中的每一个以及所述一个或多个中断类型中的每一个的优先级顺序。
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Patent Agency Ranking
公开(公告)号：CN109074257A
公开(公告)日：2018-12-21
申请号：CN201780009258.X
申请日：2017-05-12
Applicant: 密克罗奇普技术公司
IPC: G06F9/34
Abstract: 本发明涉及一种8位微处理器，其具有程序存储器及数据存储器，所述程序存储器具有16位指令字大小，所述数据存储器具有8位数据大小。指令字具有针对高达12个位的地址的有效负载大小。此外，所述微处理器具有与所述程序存储器及所述数据存储器耦合的中央处理单元；经配置以选择高达64个存储器库中的一者的库选择寄存器；及可操作以寻址高达16KB的数据存储器的间接寻址寄存器。所述CPU经配置以执行具有两个指令字且经配置以仅存取所述数据存储器的下4KB的第一移动指令及具有三个指令字且经配置以存取所述整个数据存储器的第二移动指令。
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公开(公告)号：CN107251001B
公开(公告)日：2020-08-04
申请号：CN201680011051.1
申请日：2016-03-04
Applicant: 密克罗奇普技术公司
Inventor： 凯斯·E·克堤斯 , 阿希什·塞纳帕蒂 , 安东尼·加西亚 , 维贾伊·萨尔维帕利 , 普拉尚斯·普利帕卡 , 凯文·基尔策 , 戴维·福斯特 , 罗布·肯尼迪 , 普里莫·卡斯特罗 , 亚伦·巴滕
Abstract: 本发明提供一种微控制器，其具有：CPU，其具有与中断控制器耦合的至少一个中断输入；多个外围装置；及模式寄存器，其包括控制所述微控制器的操作模式的至少一个位。所述微控制器经配置成以第一操作模式操作，其中在由所述微控制器的外围装置断言中断之后，所述中断控制器即刻将中断信号转送到所述CPU且所述外围装置设置相关联中断标志，其中所述中断致使所述CPU分支到与所述中断输入相关联的预定中断地址。在第二操作模式中，在由所述微控制器的外围装置断言中断之后，所述中断控制器即刻将中断信号转送到所述CPU，且所述CPU从产生所述中断的所述外围装置接收额外中断信息，其中所述额外中断信息用于产生向量地址。
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公开(公告)号：CN107251001A
公开(公告)日：2017-10-13
申请号：CN201680011051.1
申请日：2016-03-04
Applicant: 密克罗奇普技术公司
Inventor： 凯斯·E·克堤斯 , 阿希什·塞纳帕蒂 , 安东尼·加西亚 , 维贾伊·萨尔维帕利 , 普拉尚斯·普利帕卡 , 凯文·基尔策 , 戴维·福斯特 , 罗布·肯尼迪 , 普里莫·卡斯特罗 , 亚伦·巴滕
Abstract: 本发明提供一种微控制器，其具有：CPU，其具有与中断控制器耦合的至少一个中断输入；多个外围装置；及模式寄存器，其包括控制所述微控制器的操作模式的至少一个位。所述微控制器经配置成以第一操作模式操作，其中在由所述微控制器的外围装置断言中断之后，所述中断控制器即刻将中断信号转送到所述CPU且所述外围装置设置相关联中断标志，其中所述中断致使所述CPU分支到与所述中断输入相关联的预定中断地址。在第二操作模式中，在由所述微控制器的外围装置断言中断之后，所述中断控制器即刻将中断信号转送到所述CPU，且所述CPU从产生所述中断的所述外围装置接收额外中断信息，其中所述额外中断信息用于产生向量地址。
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公开(公告)号：CN109074257B
公开(公告)日：2023-09-01
申请号：CN201780009258.X
申请日：2017-05-12
Applicant: 密克罗奇普技术公司
IPC: G06F9/34
Abstract: 本申请实施例涉及一种增强型低成本微控制器。本发明涉及一种8位微处理器，其具有程序存储器及数据存储器，所述程序存储器具有16位指令字大小，所述数据存储器具有8位数据大小。指令字具有针对高达12个位的地址的有效负载大小。此外，所述微处理器具有与所述程序存储器及所述数据存储器耦合的中央处理单元；经配置以选择高达64个存储器库中的一者的库选择寄存器；及可操作以寻址高达16KB的数据存储器的间接寻址寄存器。所述CPU经配置以执行具有两个指令字且经配置以仅存取所述数据存储器的下4KB的第一移动指令及具有三个指令字且经配置以存取所述整个数据存储器的第二移动指令。
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公开(公告)号：CN109891398A
公开(公告)日：2019-06-14
申请号：CN201780066544.X
申请日：2017-11-03
Applicant: 密克罗奇普技术公司
IPC: G06F13/34
Abstract: 本发明公开了一种用于准许访问多个仲裁器客户端与中央处理单元之间的系统总线的可编程系统仲裁器。所述可编程系统仲裁器可包括一个或多个中断优先级寄存器，所述一个或多个中断优先级寄存器中的每一个均与中断类型相关联；和系统仲裁逻辑，所述系统仲裁逻辑能够操作以至少基于对编程优先级顺序的分析来仲裁对所述多个仲裁器客户端与所述CPU之间的所述系统总线的访问，所述编程的优先级顺序包括所述多个仲裁器客户端中的每一个、所述中央处理单元的多个操作模式中的每一个以及所述一个或多个中断类型中的每一个的优先级顺序。
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