-
公开(公告)号：CN109891398B
公开(公告)日：2023-06-20
申请号：CN201780066544.X
申请日：2017-11-03
Applicant: 密克罗奇普技术公司
IPC: G06F13/34
Abstract: 本发明公开了一种用于准许访问多个仲裁器客户端与中央处理单元之间的系统总线的可编程系统仲裁器。所述可编程系统仲裁器可包括一个或多个中断优先级寄存器，所述一个或多个中断优先级寄存器中的每一个均与中断类型相关联；和系统仲裁逻辑，所述系统仲裁逻辑能够操作以至少基于对编程优先级顺序的分析来仲裁对所述多个仲裁器客户端与所述CPU之间的所述系统总线的访问，所述编程的优先级顺序包括所述多个仲裁器客户端中的每一个、所述中央处理单元的多个操作模式中的每一个以及所述一个或多个中断类型中的每一个的优先级顺序。
-
公开(公告)号：CN104471545B
公开(公告)日：2017-10-27
申请号：CN201380035763.3
申请日：2013-05-07
Applicant: 密克罗奇普技术公司
Inventor： 凯文·基尔策 , 贾斯廷·米尔克斯 , 孙达尔·巴拉苏布拉马尼亚安 , 托马斯·爱德华·佩尔门 , 库沙拉·贾瓦盖尔
IPC: G06F11/36
CPC classification number: G06F11/3636 , G06F11/3648
Abstract: 本发明涉及一种具有调试能力的处理器装置，其具有：中央处理单元；中断控制器；状态单元，其可操作而被设置成指示已发生中断的第一模式或指示代码的正常执行的第二模式；及调试单元，其与所述状态单元耦合且包括可配置断点，其中可设置仅在所述装置正在中断服务例程中操作的情况下激活断点的条件。
-
公开(公告)号：CN107710184A
公开(公告)日：2018-02-16
申请号：CN201680039582.1
申请日：2016-07-14
Applicant: 密克罗奇普技术公司
IPC: G06F13/42
CPC classification number: G06F13/102 , G06F13/1673 , G06F13/1689 , G06F13/4068 , G06F13/4282 , G06F13/4291
Abstract: 本发明揭示了一种同步串行外围装置，其具有与数据输出线耦合的发射单元及与时钟线耦合的时钟单元。所述串行外围装置发射最少单个发射，其中在第一操作模式中，所述发射单元及所述时钟单元可配置以执行具有可被定义为介于一(1)位与八(8)位之间的数据长度的数据发射。
-
公开(公告)号：CN105190594A
公开(公告)日：2015-12-23
申请号：CN201480013721.4
申请日：2014-03-06
Applicant: 密克罗奇普技术公司
IPC: G06F15/78 , G06F13/42 , G01R31/3185
CPC classification number: G06F13/4282 , G06F13/36 , G06F13/4295
Abstract: 一种微控制器具有带有外部引脚的外壳及使用仅单一信号引脚的集成调试接口。在用于操作如上文所描述的微控制器的方法中，所述方法包含使用所述外部引脚中的仅单一信号引脚调试或编程所述微控制器的步骤。
-
公开(公告)号：CN109891398A
公开(公告)日：2019-06-14
申请号：CN201780066544.X
申请日：2017-11-03
Applicant: 密克罗奇普技术公司
IPC: G06F13/34
Abstract: 本发明公开了一种用于准许访问多个仲裁器客户端与中央处理单元之间的系统总线的可编程系统仲裁器。所述可编程系统仲裁器可包括一个或多个中断优先级寄存器，所述一个或多个中断优先级寄存器中的每一个均与中断类型相关联；和系统仲裁逻辑，所述系统仲裁逻辑能够操作以至少基于对编程优先级顺序的分析来仲裁对所述多个仲裁器客户端与所述CPU之间的所述系统总线的访问，所述编程的优先级顺序包括所述多个仲裁器客户端中的每一个、所述中央处理单元的多个操作模式中的每一个以及所述一个或多个中断类型中的每一个的优先级顺序。
-
Patent Agency Ranking
公开(公告)号：CN105190318B
公开(公告)日：2018-08-28
申请号：CN201480011434.X
申请日：2014-03-08
Applicant: 密克罗奇普技术公司
CPC classification number: H03K23/00 , G01P3/481 , G01P3/486 , G01P3/487 , G01P3/488 , G01P3/489 , H02P6/17 , H03K21/38 , H03K23/40
Abstract: 本发明涉及一种数字周期分割器，其具有：第一计数器，其具有R个最低有效位LSB及P个最高有效位MSB，具有计数输入及复位输入，其中所述计数输入接收第一时钟信号且所述复位输入接收第二时钟信号；锁存器，其具有P个位且与所述第一计数器的所述P个位耦合；第二计数器，其具有P个位以及计数输入及复位输入，其中所述计数输入接收所述第一时钟信号；及第一比较器，其可操作以将所述锁存器的所述P个位与所述第二计数器的所述P个位进行比较且产生输出信号，其中所述输出信号还馈送到所述第二计数器的所述复位输入。
-
公开(公告)号：CN107851008A
公开(公告)日：2018-03-27
申请号：CN201680040526.X
申请日：2016-07-14
Applicant: 密克罗奇普技术公司
CPC classification number: G06F3/0631 , G06F3/0604 , G06F3/0659 , G06F3/0679 , G06F9/30101 , G06F9/3012 , G06F9/30145 , G06F9/342 , G06F9/35
Abstract: 本发明揭示一种用于扩展用于微处理器架构的数据存储器的方法，所述数据存储器使用用于存取分成多个存储器库的数据存储器的库选择存取方案。库选择寄存器经配置以选择存储器库，且所述微处理器架构具有具备用于选择存储器库的专属指令的指令集。所述专属库选择指令的操作码提供最大n个位的有效负载，借此提供经配置以选择最大2n个存储器库的地址值。所述方法具有以下步骤：使用提供m个位的有效负载的测试指令的操作码用于新库选择指令，其中m>n；及使用所述专属库选择指令的操作码用于新测试指令。
-
公开(公告)号：CN105917584A
公开(公告)日：2016-08-31
申请号：CN201580005048.4
申请日：2015-01-29
Applicant: 密克罗奇普技术公司
IPC: H03K23/64
CPC classification number: G01D5/142 , G01D5/2451 , G01D5/26 , G01P3/481 , G01P3/486 , G01P3/488 , G01P3/489 , H02P6/16 , H02P23/22 , H03K21/38 , H03K23/64
Abstract: 本发明揭示一种系统，所述系统可具有：数字周期分频器，其产生与由旋转输入信号界定的角度成比例的输出信号；及间隔测量单元，其确定由所述输入输出信号的后续脉冲界定的间隔的间隔时间。在一种增强中，所述系统还可具有遗漏脉冲检测器，其可操作以比较当前间隔与参数，以确定脉冲是否在所述输入信号中遗漏。
-
公开(公告)号：CN105190318A
公开(公告)日：2015-12-23
申请号：CN201480011434.X
申请日：2014-03-08
Applicant: 密克罗奇普技术公司
CPC classification number: H03K23/00 , G01P3/481 , G01P3/486 , G01P3/487 , G01P3/488 , G01P3/489 , H02P6/17 , H03K21/38 , H03K23/40
Abstract: 本发明涉及一种数字周期分割器，其具有：第一计数器，其具有R个最低有效位LSB及P个最高有效位MSB，具有计数输入及复位输入，其中所述计数输入接收第一时钟信号且所述复位输入接收第二时钟信号；锁存器，其具有P个位且与所述第一计数器的所述P个位耦合；第二计数器，其具有P个位以及计数输入及复位输入，其中所述计数输入接收所述第一时钟信号；及第一比较器，其可操作以将所述锁存器的所述P个位与所述第二计数器的所述P个位进行比较且产生输出信号，其中所述输出信号还馈送到所述第二计数器的所述复位输入。
-
公开(公告)号：CN107251001B
公开(公告)日：2020-08-04
申请号：CN201680011051.1
申请日：2016-03-04
Applicant: 密克罗奇普技术公司
Inventor： 凯斯·E·克堤斯 , 阿希什·塞纳帕蒂 , 安东尼·加西亚 , 维贾伊·萨尔维帕利 , 普拉尚斯·普利帕卡 , 凯文·基尔策 , 戴维·福斯特 , 罗布·肯尼迪 , 普里莫·卡斯特罗 , 亚伦·巴滕
Abstract: 本发明提供一种微控制器，其具有：CPU，其具有与中断控制器耦合的至少一个中断输入；多个外围装置；及模式寄存器，其包括控制所述微控制器的操作模式的至少一个位。所述微控制器经配置成以第一操作模式操作，其中在由所述微控制器的外围装置断言中断之后，所述中断控制器即刻将中断信号转送到所述CPU且所述外围装置设置相关联中断标志，其中所述中断致使所述CPU分支到与所述中断输入相关联的预定中断地址。在第二操作模式中，在由所述微控制器的外围装置断言中断之后，所述中断控制器即刻将中断信号转送到所述CPU，且所述CPU从产生所述中断的所述外围装置接收额外中断信息，其中所述额外中断信息用于产生向量地址。
-
-
-
-
-
-
-
-
-
Search Results
22
records
(took 0.022 seconds)
