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公开(公告)号：CN119300444A
公开(公告)日：2025-01-10
申请号：CN202310777617.3
申请日：2023-06-28
Applicant: 无锡华润华晶微电子有限公司 , 华润微电子控股有限公司
Abstract: 本发明提供一种屏蔽栅沟槽器件及制作方法，该方法包括：于沟槽的侧壁和底部形成介质材料层，于沟槽中形成多晶硅层；刻蚀多晶硅层以形成屏蔽栅极；刻蚀介质材料层以形成屏蔽栅介质层，其中，屏蔽栅介质层的顶端低于屏蔽栅极的顶端；刻蚀屏蔽栅极，以使屏蔽栅极的顶端不高于屏蔽栅介质层的顶端；于屏蔽栅极上形成隔离层；于隔离层上方的沟槽侧壁形成栅氧层，于隔离层上方的沟槽中形成控制栅极。本发明中屏蔽栅极多晶硅经过二次刻蚀，能够消除屏蔽栅极顶部侧边的小凹槽，使得隔离层能够致密填充，提高屏蔽栅极与控制栅极的隔离可靠性。另外，于屏蔽栅极上方的沟槽侧壁形成保护层，屏蔽栅极多晶硅二次刻蚀时保护沟槽的侧壁形貌，提升器件性能。
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公开(公告)号：CN118866938A
公开(公告)日：2024-10-29
申请号：CN202310486215.8
申请日：2023-04-28
Applicant: 无锡华润华晶微电子有限公司 , 华润微电子控股有限公司
IPC: H01L29/06
Abstract: 本发明提供一种功率器件截止环结构及其制作方法，该方法包括以下步骤：形成外延层于衬底上；形成体区掺杂层于外延层的上表层；形成间隔设置的第一、第二截止环沟槽，并形成栅氧化层；沉积栅极多晶硅层并回刻；形成源区掺杂层于体区掺杂层的上表层及第二截止环沟槽下方的外延层的上表层；形成层间介质层，并形成第一、第二接触孔；形成填充进第一、第二接触孔的截止环金属层于层间介质层上。本发明的制作方法可以在不使用阱区光罩的前提下做出理想真正起到截断导电沟道功能的截止环结构，有助于降低芯片制造成本，其中，体区掺杂层的制作前置到沟槽刻蚀之前，宽度较大的第二截止环沟槽中的接触孔直接连接到外延层内高阻区，避免了反型通道产生。
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公开(公告)号：CN119300446A
公开(公告)日：2025-01-10
申请号：CN202310812788.5
申请日：2023-06-30
Applicant: 无锡华润华晶微电子有限公司 , 华润微电子控股有限公司
Abstract: 本发明提供一种屏蔽栅沟槽器件及其制备方法，该屏蔽栅沟槽器件的制备方法包括以下步骤：提供一包括衬底与外延层的半导体层，并于半导体层的上表面形成图案化的掩膜层；基于图案化的掩膜层依次形成沟槽、位于沟槽中的第一介电层及填充沟槽底部的屏蔽栅层；减薄屏蔽栅层上方的沟槽内壁上的第一介电层，同时得到台面，并回刻屏蔽栅层至屏蔽栅层的上表面与台面齐平；形成覆盖台面上方的第一介电层表面的第二介电层，且第一介电层与第二介电层的材质不同；以第二介电层及掩膜层作为掩膜形成隔离层，并去除第二介电层及覆盖隔离层上方的沟槽内壁的第一介电层。本发明通过优化制作隔离层的工艺，提高了隔离层的质量，提升了栅源击穿的稳定性。
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公开(公告)号：CN118507507A
公开(公告)日：2024-08-16
申请号：CN202310120213.7
申请日：2023-02-15
Applicant: 无锡华润华晶微电子有限公司 , 华润微电子控股有限公司
IPC: H01L29/06 , H01L29/423 , H01L29/49 , H01L21/336 , H01L29/78
Abstract: 本发明提供一种分裂栅MOSFET器件及其制作方法，该制作方法包括以下步骤：从半导体层的正面形成沟槽，并形成场氧层、源极多晶硅层及牺牲层于沟槽中，牺牲层位于源极多晶硅层上，且牺牲层的顶面低于半导体层的顶面；从半导体层的正面去除场氧层的一部分以在沟槽的内壁与牺牲层的外壁之间形成空隙，沟槽中剩余的场氧层的顶面高于源极多晶硅层的顶面；去除牺牲层；形成隔离层于源极多晶硅层的顶面，形成栅介质层于沟槽的显露侧壁；形成位于隔离层上的栅极多晶硅层于沟槽中。本发明的分裂栅MOSFET器件的制作方法可以加工出更加优质理想的用于隔离源极多晶硅与栅极多晶硅的隔离层(多晶硅间氧化层IPO)，从而有效提升栅‑源击穿稳定性。
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公开(公告)号：CN119300445A
公开(公告)日：2025-01-10
申请号：CN202310781409.0
申请日：2023-06-28
Applicant: 无锡华润华晶微电子有限公司 , 华润微电子控股有限公司
Abstract: 本发明提供一种具有底部厚氧化层的SGT器件及制作方法，包括：于沟槽中形成第一氧化硅层和阻挡层；去除沟槽底部的第一氧化硅层和阻挡层；采用热氧化法于沟槽底部显露的硅基底中形成底部厚氧化硅层；于阻挡层的侧壁形成第二氧化硅层，于沟槽中形成屏蔽栅极；于屏蔽栅极上形成隔离层；于隔离层上方的沟槽侧壁形成栅氧层；于沟槽中形成控制栅极。本发明中底部厚氧化硅层能够改善沟槽氧化层电势集中问题，电势线分布更加均匀，有效提升器件的击穿电压与反向击穿工作稳定性，并且，底部厚氧化硅层也有利于减小电容，减少栅电荷；另外，第一隔离层和第二隔离层叠加，能够有效增强多晶硅屏蔽栅极和多晶硅控制栅极之间的隔离可靠性。
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Patent Agency Ranking
公开(公告)号：CN119894085A
公开(公告)日：2025-04-25
申请号：CN202311330953.X
申请日：2023-10-13
Applicant: 无锡华润华晶微电子有限公司 , 华润微电子控股有限公司
Abstract: 本发明提供一种集成同步电流采样功能的场效应晶体管结构，包括第一平面结构、第二平面结构和第三平面结构，第一平面结构包括第一源极、共用栅极和第二源极；第二平面结构包括工作场效应晶体管和采样场效应晶体管，工作场效应晶体管包括第一源区、第一栅区和第一漏区，采样场效应晶体管包括第二源区、第二栅区和第二漏区，第一源区和第一源极电连接，第二源区和第二源极电连接，第一栅区及第二栅区与共用栅极电连接；第三平面结构包括共用漏极，第一漏区及第二漏区与共用漏极电连接。本发明中工作场效应晶体管和采样场效应晶体管的工艺兼容，并且，工作场效应晶体管和采样场效应晶体管两者共用栅极、共用终端，实现电流同步采样，降低芯片面积。
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公开(公告)号：CN119894014A
公开(公告)日：2025-04-25
申请号：CN202311337933.5
申请日：2023-10-16
Applicant: 无锡华润华晶微电子有限公司 , 华润微电子控股有限公司
Abstract: 本发明提供一种沟槽型MOSFET结构及制作方法，该制作方法包括：提供第一导电类型基底，于基底上形成第一导电类型外延层，于外延层远离基底的一侧形成第二导电类型阱区；于外延层中形成第一沟槽，其中，第一沟槽位于终端区，第一沟槽垂向贯穿外延层并延伸入基底中；于第一沟槽的侧壁和底部形成绝缘层，于绝缘层的底部形成第一通孔，第一通孔显露基底；于第一沟槽中填充导电层，导电层的底端延伸入第一通孔与基底电连接。本发明通过于终端区设置贯穿外延层的第一沟槽，能够将器件漏端从正面引出，拓展其应用范围；并且，第一沟槽的侧壁和底部设置厚绝缘层能够缓解终端区域电场集中效应，提高反向击穿工作稳定性且显著减小终端尺寸。
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公开(公告)号：CN118098968A
公开(公告)日：2024-05-28
申请号：CN202211503794.4
申请日：2022-11-28
Applicant: 无锡华润华晶微电子有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/423
Abstract: 本发明提供一种具有底部厚栅氧的沟槽栅器件及制作方法，该方法包括：提供一衬底，于衬底上形成外延层；对外延层进行刻蚀以形成预设倾角的沟槽；于沟槽的内壁形成预设厚度的牺牲氧化层；通过刻蚀去除牺牲氧化层的一部分以显露沟槽的部分侧壁，残留于沟槽底部的牺牲氧化层作为底部厚栅氧层；于沟槽的侧壁形成侧壁薄栅氧层；于沟槽中形成多晶硅栅。本发明的具有底部厚栅氧的沟槽栅器件及制作方法中，采用常规的Trench MOS制作工艺即可制备得到，不需要额外的工艺步骤，能够减少LOCOS TBO工艺过程中的热过程、避免磷沾污风险，同时避免HDP TBO工艺所带来的器件损伤与额外的光刻，提高制作效率，降低成本。
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公开(公告)号：CN118248726A
公开(公告)日：2024-06-25
申请号：CN202211666628.6
申请日：2022-12-23
Applicant: 无锡华润华晶微电子有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/06
Abstract: 本发明提供一种沟槽MOSFET器件及其制备方法，该沟槽MOSFET器件的制备方法包括以下步骤：提供一包括衬底和外延层的半导体层，外延层的上表层设有多个间隔设置的沟槽；于沟槽的内壁及底面依次形成缓冲层及保护层，并于保护层中形成位于沟槽的底部的开口；采用各向同性刻蚀的方法去除沟槽底面的缓冲层并进行过刻；采用各向同性刻蚀的方法刻蚀的沟槽底面的外延层至预设深度，并于显露的沟槽的底面形成第一栅介质层；依次去除保护层及缓冲层，并于沟槽内壁及第一栅介质层上表面形成厚度为沟槽开口宽度40％～47％的介电层；减薄介电层以得到第二栅介质层。本发明通过优化形成栅介质层的工艺，提升了栅介质层的质量，提高了器件的性能。
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公开(公告)号：CN118156124A
公开(公告)日：2024-06-07
申请号：CN202211558707.5
申请日：2022-12-06
Applicant: 无锡华润华晶微电子有限公司
IPC: H01L21/28 , H01L29/423 , H01L29/78 , H01L21/336
Abstract: 本发明提供一种沟槽MOSFET器件及其制备方法，该沟槽MOSFET器件包括半导体层、掺杂层、元胞区、终端区、层间介质层、接触孔及源极，其中，半导体层包括依次层叠的衬底及外延层；掺杂层位于外延层上表层；元胞区包括多个位于外延层上表层且沿X方向间隔设置的第二沟槽结构；终端区包括至少一个第一沟槽结构及掺杂区，第一沟槽结构包括第一沟槽及介电层，且第一沟槽的开口宽度大于2倍的形成栅导电层的栅导电材料层的厚度，第一沟槽深度大于1.5倍的第二沟槽深度；层间介质层位于半导体层上表面；接触孔贯穿层间介质层；源极填充接触孔。本发明通过第一沟槽结构的设置，缓解了终端区的电场集中效应，降低了器件的尺寸。
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