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公开(公告)号：CN109767805B
公开(公告)日：2020-12-11
申请号：CN201711097517.7
申请日：2017-11-09
Applicant: 旺宏电子股份有限公司
IPC: G11C16/34
Abstract: 一种用于三维存储器的擦除验证方法以及一种存储器系统。三维存储器包括至少一存储单元串，以及至少一存储单元串包括多个存储单元。存储单元包括一第一组存储单元以及一第二组存储单元。各存储单元耦接于一字线。擦除验证方法包括以下步骤。对第一组存储单元上执行一第一擦除验证操作。在对第一组存储单元执行第一擦除验证操作后，在第一组存储单元被验证为擦除成功的情况下，对第二组存储单元上执行一第二擦除验证操作。
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公开(公告)号：CN113448496B
公开(公告)日：2024-05-28
申请号：CN202010267748.3
申请日：2020-04-08
Applicant: 旺宏电子股份有限公司
IPC: G06F3/06
Abstract: 一种多层次三维存储器的擦除方法，该多层次三维存储器包括多个层次与多个区块，各这些层次包括多个字线。该擦除方法包括：在擦除这些区块的一被选区块时，在一目前回合中，从这些层次选择至少一层次以被一第一擦除电压所擦除；判断该至少一层次是否通过擦除验证；以及如果判断该至少一层次通过擦除验证，在一下一回合时，对通过擦除验证的该至少一层次则禁止被擦除。
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公开(公告)号：CN113495722A
公开(公告)日：2021-10-12
申请号：CN202010278346.3
申请日：2020-04-10
Applicant: 旺宏电子股份有限公司
IPC: G06F8/30
Abstract: 本发明公开了一种存储装置及其编程方法。存储装置包括一存储器阵列、多条字线及一电压产生器。这些字线在进行编程时，这些字线的其中之一为选择状态，其余字线为选择状态。部分的未选择状态的字线归类为一第一群组及一第二群组。第一群组及第二群组分别位于选择状态的字线的两侧。电压产生器在一编程期间提供一编程电压至选择状态的字线。电压产生器提供一第一双阶段电压波型至第一群组的未选择状态的字线。电压产生器提供一第二双阶段电压波型至第二群组的未选择状态的字线。
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公开(公告)号：CN106297882B
公开(公告)日：2019-07-12
申请号：CN201510539962.9
申请日：2015-08-28
Applicant: 旺宏电子股份有限公司
CPC classification number: G11C11/5628 , G11C16/10 , G11C16/24 , G11C16/3459 , G11C16/3481 , G11C16/3486
Abstract: 本发明提供了一种装置和方法以在编程非挥发性存储器时降低位线干扰。该方法包含：提供包含一组存储单元的非挥发性存储器装置；发射编程电压跨越该组存储单元的每一个；侦测每一存储单元的临界电压；基于每一存储单元侦测到的至少一临界电压辨识该组存储单元的快速分组及该组存储单元的慢速分组；并且，发射编程电压直到该组存储单元的每一存储单元的临界电压大于验证电压，在每一发射中，快速位线偏压被施加到对应快速分组的每一存储单元的每一位线，慢速位线偏压被施加到对应慢速分组的每一存储单元的每一位线。
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公开(公告)号：CN110400590A
公开(公告)日：2019-11-01
申请号：CN201810553031.8
申请日：2018-05-31
Applicant: 旺宏电子股份有限公司
Abstract: 本发明揭露禁止对存储器阵列中未选定串的存储单元中的单元进行编程的同时对所述存储器阵列中的选定存储单元进行编程的方法及存储器系统。粗略来说，在预充电阶段中，在连接至被选定进行编程的字线但位于未选定串中的存储单元的通道中建立禁止电压。在后续的编程阶段中，选定串中的单元的通道被保持处于低电压，而未选定串中的单元的通道被容许浮置。对选定字线导体施加编程电压Vpgm，对不同于选定字线导体的第一字线导体施加第一通过电压VpassP1，且对第二字线导体施加第二通过电压VpassP。第一字线导体位于选定字线导体与第二字线导体之间，且Vpgm＞VpassP1＞VpassP。
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Patent Agency Ranking
公开(公告)号：CN109920463A
公开(公告)日：2019-06-21
申请号：CN201711323702.3
申请日：2017-12-12
Applicant: 旺宏电子股份有限公司
Abstract: 本发明公开了一种非易失性存储器及其写入方法。非易失性存储器的写入方法包括：设定第一递增量，在第一时间区间中依据第一递增量依序提供电压递增的多个第一脉冲对多个非易失性存储单元进行写入操作；以及，设定第二递增量，在第一时间区间后的第二时间区间中依据第二递增量依序提供电压递增的多个第二脉冲对非易失性存储单元进行写入操作，其中，第一递增量小于第二递增量。
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公开(公告)号：CN106373608A
公开(公告)日：2017-02-01
申请号：CN201510587594.5
申请日：2015-09-16
Applicant: 旺宏电子股份有限公司
CPC classification number: G11C16/24 , G11C16/0466 , G11C16/0483 , G11C16/10
Abstract: 本发明提供一种用于降低非易失性存储器装置的位线复原时间的方法与装置。在一示范实施例中，一非易失性存储器装置包括非易失性存储单元的三维阵列，此三维阵列包括数个区块，每一区块包括数条NAND串，每一NAND串耦接至一位线与数条字线，数条字线与数条NAND串正交地排列，并在数条NAND串的表面与数条字线之间的交叉点处建立数个存储单元，且一第一组放电晶体管设置在三维阵列的一边缘处，并耦接至一对应的位线，用于位线放电，且一第二组放电晶体管设置成使位线电位的一第一部分通过第一放电晶体管放电，并使一第二部分通过第二组放电。
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公开(公告)号：CN110400590B
公开(公告)日：2021-06-29
申请号：CN201810553031.8
申请日：2018-05-31
Applicant: 旺宏电子股份有限公司
Abstract: 本发明揭露禁止对存储器阵列中未选定串的存储单元中的单元进行编程的同时对所述存储器阵列中的选定存储单元进行编程的方法及存储器系统。粗略来说，在预充电阶段中，在连接至被选定进行编程的字线但位于未选定串中的存储单元的通道中建立禁止电压。在后续的编程阶段中，选定串中的单元的通道被保持处于低电压，而未选定串中的单元的通道被容许浮置。对选定字线导体施加编程电压Vpgm，对不同于选定字线导体的第一字线导体施加第一通过电压VpassP1，且对第二字线导体施加第二通过电压VpassP。第一字线导体位于选定字线导体与第二字线导体之间，且Vpgm＞VpassP1＞VpassP。
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公开(公告)号：CN110379813A
公开(公告)日：2019-10-25
申请号：CN201810769084.3
申请日：2018-07-13
Applicant: 旺宏电子股份有限公司
IPC: H01L27/11565 , H01L27/11573 , H01L27/11578
Abstract: 本揭露描述一种在单一集成电路上的三维与非存储器。此三维与非存储器包括包含多个次区块的垂直与非串行区块。多个次区块中的每个次区块包括在上阶层中的上选择线；上阶层之下的中间阶层中的字线；在中间阶层之下的第一下阶层中的第一下选择线；在第一下阶层之下的第二下阶层中的第二下选择线。参考导体可配置于区块之下。位线配置于区块之上。在不同的存储器操作的组合中，控制电路施加电压至多个次区块中的上选择线、字线、及第一与第二下选择线。
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公开(公告)号：CN106373608B
公开(公告)日：2019-08-09
申请号：CN201510587594.5
申请日：2015-09-16
Applicant: 旺宏电子股份有限公司
CPC classification number: G11C16/24 , G11C16/0466 , G11C16/0483 , G11C16/10
Abstract: 本发明提供一种用于降低非易失性存储器装置的位线复原时间的方法与装置。在一示范实施例中，一非易失性存储器装置包括非易失性存储单元的三维阵列，此三维阵列包括数个区块，每一区块包括数条NAND串，每一NAND串耦接至一位线与数条字线，数条字线与数条NAND串正交地排列，并在数条NAND串的表面与数条字线之间的交叉点处建立数个存储单元，且一第一组放电晶体管设置在三维阵列的一边缘处，并耦接至一对应的位线，用于位线放电，且一第二组放电晶体管设置成使位线电位的一第一部分通过第一放电晶体管放电，并使一第二部分通过第二组放电。
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