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公开(公告)号：CN1310288C
公开(公告)日：2007-04-11
申请号：CN200310100708.6
申请日：2003-10-08
Applicant: 松下电器产业株式会社
IPC: H01L21/265 , H01L21/266 , H01L21/336
CPC classification number: H01L21/26513 , H01L21/26586 , H01L29/66492 , H01L29/6659 , H01L29/7833 , H01L29/7835
Abstract: 本发明提供一种可以更精细化的半导体装置的制造方法。具有在硅基板(1)之中露出p型区域(2)的开口部并形成由BPSG膜等构成的硬掩膜(21a)。然后，通过进行采用乙醇气体的各向同性喷溅蚀刻将硬掩膜(21a)的角部变圆，形成具有锥体形状的注入硬掩膜(21)。通过将注入硬掩膜(21)作为掩膜进行N型杂质的倾斜离子注入，形成LDD结构的n-层(13)。然后，除去注入硬掩膜(21)。由此，采用比以往的膜厚更薄的注入掩膜进行倾斜离子注入。
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公开(公告)号：CN1591866A
公开(公告)日：2005-03-09
申请号：CN200410057831.9
申请日：2004-08-18
Applicant: 松下电器产业株式会社
IPC: H01L27/04 , H01L29/00 , H01L21/822
CPC classification number: H01L27/0629 , H01L21/26586 , H01L29/665 , H01L29/6653 , H01L29/6659 , H01L29/7833
Abstract: 本发明提供具备即使在缩短了栅长的情况下也能确保大的电容可变范围的可变电抗器的可变电抗器·CMOS器件混合装载的半导体器件及其制造方法。半导体器件具有可变电抗器区(Va)和晶体管区(Tr)。在可变电抗器用的有效区中，在N阱区(12)中形成了掺了较高浓度的N型杂质而构成的衬底接触用扩散区(13a)，而没有形成以往的半导体器件的可变电抗器那样的延伸区(或LDD区)。另一方面，在晶体管区(Tr)中的P阱区(11)中的位于多晶硅栅电极(18)的两侧方的区域中形成了高浓度源·漏区(14a)和延伸区(14b)。确保了较宽的耗尽层的扩大范围，扩大了可变电抗器的电容可变范围。
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公开(公告)号：CN1497679A
公开(公告)日：2004-05-19
申请号：CN200310100708.6
申请日：2003-10-08
Applicant: 松下电器产业株式会社
IPC: H01L21/265 , H01L21/266 , H01L21/336
CPC classification number: H01L21/26513 , H01L21/26586 , H01L29/66492 , H01L29/6659 , H01L29/7833 , H01L29/7835
Abstract: 本发明提供一种可以更精细化的半导体装置的制造方法。具有在硅基板(1)之中露出p型区域(2)的开口部并形成由BPSG膜等构成的硬掩膜(21a)。然后，通过进行采用乙醇气体的各向同性喷溅蚀刻将硬掩膜(21a)的角部变圆，形成具有锥体形状的注入硬掩膜(21)。通过将注入硬掩膜(21)作为掩膜进行N型杂质的倾斜离子注入，形成LDD结构的n-层(13)。然后，除去注入硬掩膜(21)。由此，采用比以往的膜厚更薄的注入掩膜进行倾斜离子注入。
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Patent Agency Ranking
公开(公告)号：CN100495725C
公开(公告)日：2009-06-03
申请号：CN200510067671.0
申请日：2005-04-25
Applicant: 松下电器产业株式会社
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/0847 , H01L29/105 , H01L29/6656 , H01L29/6659 , H01L29/7833
Abstract: 本发明公开了一种半导体装置及其制造方法。在衬底(101)中栅电极(104)的下侧形成有其导电型与源·漏极区域(108)不同的第一杂质层(109)，在衬底(101)中第一杂质层(109)的下侧形成有其导电型与源·漏极区域(108)不同的第二杂质层(110)。第一杂质层(109)在深度方向上的杂质浓度分布具有第一峰值，该第一峰值位于比源·漏极区域(108)的接合深度更浅的区域。第二杂质层(110)在深度方向上的杂质浓度分布具有第二峰值，该第二峰值位于比第一峰值更深而且比源·漏极区域(108)的接合深度更浅的区域。第一峰值的杂质浓度高于第二峰值的杂质浓度。因此，确实能谋求MISFET的低功耗化。
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公开(公告)号：CN1731588A
公开(公告)日：2006-02-08
申请号：CN200510067671.0
申请日：2005-04-25
Applicant: 松下电器产业株式会社
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/0847 , H01L29/105 , H01L29/6656 , H01L29/6659 , H01L29/7833
Abstract: 本发明公开了一种半导体装置及其制造方法。在衬底(101)中栅电极(104)的下侧形成有其导电型与源·漏极区域(108)不同的第一杂质层(109)，在衬底(101)中第一杂质层(109)的下侧形成有其导电型与源·漏极区域(108)不同的第二杂质层(110)。第一杂质层(109)在深度方向上的杂质浓度分布具有第一峰值，该第一峰值位于比源·漏极区域(108)的接合深度更浅的区域。第二杂质层(110)在深度方向上的杂质浓度分布具有第二峰值，该第二峰值位于比第一峰值更深而且比源·漏极区域(108)的接合深度更浅的区域。第一峰值的杂质浓度高于第二峰值的杂质浓度。因此，确实能谋求MISFET的低功耗化。
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公开(公告)号：CN1314102C
公开(公告)日：2007-05-02
申请号：CN200410076847.4
申请日：2004-09-08
Applicant: 松下电器产业株式会社
IPC: H01L21/768 , H01L23/52
CPC classification number: H01L21/76843 , H01L21/76801 , H01L21/76816 , H01L21/76832 , H01L21/76834 , H01L21/76865 , H01L21/76877 , H01L21/76886 , H01L23/5283 , H01L23/53238 , H01L23/53295 , H01L2924/0002 , H01L2924/00
Abstract: 提供一种半导体装置，具备设在基板(10)上的下层层间绝缘膜(11)、由沿着下层层间绝缘膜(11)的下层布线槽(13)的壁面形成的下层阻挡金属层(14)以及铜膜(15)构成的下层布线(16)、上层插头(22a)以及上层布线(22b)。上层插头(22a)贯通硅氮化膜(24)和下层布线(16)的铜膜(15)接触。下层布线(16)中设有埋入下层布线槽(13)的凹部(13a)中的多个凸部(16a)。由于在凸部(16a)中下层布线(16)中的空隙也被吸气，因此能缓和下层布线(16)与上层插头(22a)接触的部分中空隙的集中，并且抑制接触电阻的增大。这样，能够抑制在布线和其上方的插头的接触部分中因布线中的空隙被集中性吸气而导致的接触电阻增大。
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公开(公告)号：CN1299361C
公开(公告)日：2007-02-07
申请号：CN200410057831.9
申请日：2004-08-18
Applicant: 松下电器产业株式会社
IPC: H01L27/04 , H01L29/00 , H01L21/822
CPC classification number: H01L27/0629 , H01L21/26586 , H01L29/665 , H01L29/6653 , H01L29/6659 , H01L29/7833
Abstract: 本发明提供具备即使在缩短了栅长的情况下也能确保大的电容可变范围的可变电抗器的可变电抗器·CMOS器件混合装载的半导体器件及其制造方法。半导体器件具有可变电抗器区(Va)和晶体管区(Tr)。在可变电抗器用的有源区中，在N阱区(12)中形成了掺了较高浓度的N型杂质而构成的衬底接触用扩散区(13a)，而没有形成以往的半导体器件的可变电抗器那样的延伸区(或LDD区)。另一方面，在晶体管区(Tr)中的P阱区(11)中的位于多晶硅栅电极(18)的两侧方的区域中形成了高浓度源·漏区(14a)和延伸区(14b)。确保了较宽的耗尽层的扩大范围，扩大了可变电抗器的电容可变范围。
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公开(公告)号：CN1595635A
公开(公告)日：2005-03-16
申请号：CN200410076847.4
申请日：2004-09-08
Applicant: 松下电器产业株式会社
IPC: H01L21/768 , H01L23/52
CPC classification number: H01L21/76843 , H01L21/76801 , H01L21/76816 , H01L21/76832 , H01L21/76834 , H01L21/76865 , H01L21/76877 , H01L21/76886 , H01L23/5283 , H01L23/53238 , H01L23/53295 , H01L2924/0002 , H01L2924/00
Abstract: 提供一种半导体装置，具备设在基板(10)上的下层层间绝缘膜(11)、由沿着下层层间绝缘膜(11)的下层布线槽(13)的壁面形成的下层阻挡金属层(14)以及铜膜(15)构成的下层布线(16)、上层插头(22a)以及上层布线(22b)。上层插头(22a)贯通硅氮化膜(24)和下层布线(16)的铜膜(15)接触。下层布线(16)中设有埋入下层布线槽(13)的凹部(13a)中的多个凸部(16a)。由于在凸部(16a)中下层布线(16)中的空隙也被吸气，因此能缓和下层布线(16)与上层插头(22a)接触的部分中空隙的集中，并且抑制接触电阻的增大。这样，能够抑制在布线和其上方的插头的接触部分中因布线中的空隙被集中性吸气而导致的接触电阻增大。
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