公开(公告)号：CN1407620A

公开(公告)日：2003-04-02

申请号：CN02131607.4

申请日：2002-09-11

Applicant: 松下电器产业株式会社

Inventor： 栗本一实 ,  加藤义明

IPC: H01L23/522 ,  H01L23/00 ,  H01L21/768

CPC classification number: H01L23/564 ,  H01L21/76807 ,  H01L21/76838 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体装置及其制造方法，在设置有元件和下层布线52、56的基板上，沉积层间绝缘膜18后，在层间绝缘膜18上，分别形成在内部元件区域上到达布线56的通路孔70，和在芯片区域外周部上到达环状衬垫16的环状槽30。其次，通过将形成在层间绝缘膜18上的感光胶图形Fr2作为掩膜进行蚀刻，在内部元件区域形成比通路孔70宽的布线用槽71。这时，由于环状槽30中位于芯片区域外周部的边部的部分，被感光胶图形Fr2的局部所埋，所以可以减少从环状槽30的底面飞散的Cu。从而提供一种在形成密封圈构造时所发生的等离子损害和布线电阻的差异小的半导体装置及其制造方法。

公开(公告)号：CN100349290C

公开(公告)日：2007-11-14

申请号：CN02131607.4

申请日：2002-09-11

Applicant: 松下电器产业株式会社

Inventor： 栗本一实 ,  加藤义明

IPC: H01L23/522 ,  H01L23/00 ,  H01L21/768

CPC classification number: H01L23/564 ,  H01L21/76807 ,  H01L21/76838 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体装置及其制造方法，在设置有元件和下层布线(52、56)的基板上，沉积层间绝缘膜(18)后，在层间绝缘膜(18)上，分别形成在内部元件区域上到达布线(56)的通路孔(70)，和在芯片区域外周部上到达环状衬垫(16)的环状槽(30)。其次，通过将形成在层间绝缘膜(18)上的感光胶图形(Fr2)作为掩膜进行蚀刻，在内部元件区域形成比通路孔(70)宽的布线用槽(71)。这时，由于环状槽(30)中位于芯片区域外周部的边部的部分，被感光胶图形(Fr2)的局部所埋，所以可以减少从环状槽(30)的底面飞散的Cu。从而提供在形成密封圈构造时所发生的等离子损害和布线电阻的差异小的半导体装置及其制造方法。

公开(公告)号：CN100495725C

公开(公告)日：2009-06-03

申请号：CN200510067671.0

申请日：2005-04-25

Applicant: 松下电器产业株式会社

Inventor： 半田崇登 ,  栗本一实

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0847 ,  H01L29/105 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

Abstract: 本发明公开了一种半导体装置及其制造方法。在衬底(101)中栅电极(104)的下侧形成有其导电型与源·漏极区域(108)不同的第一杂质层(109)，在衬底(101)中第一杂质层(109)的下侧形成有其导电型与源·漏极区域(108)不同的第二杂质层(110)。第一杂质层(109)在深度方向上的杂质浓度分布具有第一峰值，该第一峰值位于比源·漏极区域(108)的接合深度更浅的区域。第二杂质层(110)在深度方向上的杂质浓度分布具有第二峰值，该第二峰值位于比第一峰值更深而且比源·漏极区域(108)的接合深度更浅的区域。第一峰值的杂质浓度高于第二峰值的杂质浓度。因此，确实能谋求MISFET的低功耗化。

公开(公告)号：CN1763961A

公开(公告)日：2006-04-26

申请号：CN200510067756.9

申请日：2005-04-26

Applicant: 松下电器产业株式会社

Inventor： 见崎诚 ,  栗本一实

IPC: H01L27/11 ,  H01L21/8244 ,  H01L27/088 ,  H01L21/8234

CPC classification number: H01L27/0928 ,  H01L21/823892

Abstract: 本发明公开了一种半导体装置及其制造方法。从P型半导体衬底(100)的表面朝着其内部形成有多个N阱区域(101)和多个P阱区域(102)，该多个N阱区域(101)和多个P阱区域(102)沿衬底主面方向交替排列着。在P型半导体衬底(100)中的N阱区域(101)及P阱区域(102)的下侧形成有深N阱区域(103)。N阱区域(101)通过深N阱区域(103)互相电连接。P阱区域(102)的至少一部分与P型半导体衬底(100)中未形成深N阱区域(103)的区域连接。因此，在具有三阱结构的半导体装置中，控制P阱电阻的增大、减少N阱的电阻，从而使封闭耐压提高。

公开(公告)号：CN1731588A

公开(公告)日：2006-02-08

申请号：CN200510067671.0

申请日：2005-04-25

Applicant: 松下电器产业株式会社

Inventor： 半田崇登 ,  栗本一实

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0847 ,  H01L29/105 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

Abstract: 本发明公开了一种半导体装置及其制造方法。在衬底(101)中栅电极(104)的下侧形成有其导电型与源·漏极区域(108)不同的第一杂质层(109)，在衬底(101)中第一杂质层(109)的下侧形成有其导电型与源·漏极区域(108)不同的第二杂质层(110)。第一杂质层(109)在深度方向上的杂质浓度分布具有第一峰值，该第一峰值位于比源·漏极区域(108)的接合深度更浅的区域。第二杂质层(110)在深度方向上的杂质浓度分布具有第二峰值，该第二峰值位于比第一峰值更深而且比源·漏极区域(108)的接合深度更浅的区域。第一峰值的杂质浓度高于第二峰值的杂质浓度。因此，确实能谋求MISFET的低功耗化。