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发明公开
外部输入输出信号与DRAM更新信号的再同步化方法及其电路无效

公开(公告)号：CN101939790A

公开(公告)日：2011-01-05

申请号：CN200880126508.9

申请日：2008-10-20

Applicant: 松下电器产业株式会社

Inventor： 田中晋介 , 妹尾大吾

IPC: G11C11/406 , G06F12/00 , G11C29/02

CPC classification number: G11C11/406 , G11C11/40611

Abstract: 为了使外部输入输出信号与DRAM更新发布定时同步化，在利用更新计时器(102)确定DRAM更新发布的定时的LSI中，采用能够由CPU(101)以任意的定时控制更新计时器(102)的值的电路结构。或者，采用能够利用外部端子以任意的定时控制更新计时器(102)的值的电路结构、或不利用更新计时器(102)而能够从外部端子直接控制更新发布定时的电路结构。

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