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    信号处理装置
    2.
    发明授权
    信号处理装置 失效

    公开(公告)号：CN1126022C

    公开(公告)日：2003-10-29

    申请号：CN99813027.3

    申请日：1999-09-08

    Applicant: 松下电器产业株式会社

    Inventor： 青木透

    IPC: G06F3/06 ,  G11B20/18 ,  G06F12/16

    CPC classification number: G06F3/0613 ,  G06F3/064 ,  G06F3/0656 ,  G06F3/0674 ,  G06F11/10

    Abstract: 通过令用于在存储器控制部件15，纠错部件16，主I/F部件17等的各个部件之间传送数据的部件之间的数据总线18的总线宽度有32位的宽度，用于在缓冲存储器12和存储器控制部件15之间传送数据的存储器数据总线19的总线宽度有64位的宽度，一方面以64位为单位进行对缓冲存储器12的存取，一方面以其中的32位为单位进行各个部件的处理。因此，在部件之间的数据总线18上传送的32位的数据总是成为有效的数据，所以能够实现从系统内的各个部件到缓冲存储器12的存取速度的高速化的目的。

    改正和检测差错的信号处理器
    4.
    发明公开
    改正和检测差错的信号处理器 失效

    公开(公告)号：CN1327593A

    公开(公告)日：2001-12-19

    申请号：CN00802231.3

    申请日：2000-09-08

    Applicant: 松下电器产业株式会社

    Inventor： 青木透

    IPC: G11B20/18 ,  H03M13/15

    CPC classification number: H03M13/6566 ,  G11B20/1833 ,  G11B20/1866 ,  H03M13/1515 ,  H03M13/2924 ,  H03M13/2927

    Abstract: 在按照本发明的信号处理器中,如图1所示,对于每个预定块单元,在与高速缓冲存储器16中按顺序存储数据操作的同时,差错改正块152对已接受预定信号处理的数据完成差错改正。然后,解扰/差错检测块153对每个预定块单元的数据完成差错检测,该数据存储在缓冲存储器14中。基于差错检测和差错改正的结果,当数据中存在一些差错时,存储在缓冲存储器14中带差错的数据被读出,再次接受差错改正。当没有差错时,不再进行差错改正,存储在缓冲存储器14中的一块数据发射到主计算机13。

    存储器控制单元
    5.
    发明公开
    存储器控制单元 无效

    公开(公告)号：CN1302405A

    公开(公告)日：2001-07-04

    申请号：CN00800757.8

    申请日：2000-04-21

    Applicant: 松下电器产业株式会社

    Inventor： 近藤大辅 ,  青木透

    IPC: G06F12/06

    CPC classification number: G06F12/0607

    Abstract: 提供一种存储器控制单元,它阻止对SDRAM的同一存储单元的连续存取,以增大其处理速度。本发明的存储器控制单元(3)控制SDRAM(2),后者具有两个存储单元0、1,并能够以多存储单元模式连续存取,在多存储单元模式中通过对存储单元分别预充电,在存储单元之间无缝地交替改变至存储单元0、1的地址输入。由通过存储器控制单元(3)对SDRAM(2)存取的块(4、5)提供的存储器地址被转换成这样的地址,即使得存储器地址被交替地输入到SDRAM(2)的存储单元。

    存储器控制装置
    6.
    发明授权
    存储器控制装置 失效

    公开(公告)号：CN100501701C

    公开(公告)日：2009-06-17

    申请号：CN200710141288.4

    申请日：2004-01-26

    Applicant: 松下电器产业株式会社

    Inventor： 秋月麻水子 ,  青木透 ,  上田泰志

    IPC: G06F12/06

    CPC classification number: G06F12/0607 ,  G06F13/161 ,  G06F13/1647

    Abstract: 本发明的目的为提供一种存储器控制装置，其中防止连续访问SDRAM的同一存储体，使处理时间得到改善。本发明的存储器控制装置(105)控制含有多个存储体并且可利用存储体划分模式连续访问的存储器。本发明结构上做成控制通过存储器控制装置(105)访问SDRAM(808)的组件(804、805、806)的优先级，使来自所述多个组件的存储器访问请求连续访问所述SDRAM(808)的不同存储体。

    存储器控制装置
    7.
    发明授权
    存储器控制装置 失效

    公开(公告)号：CN100432958C

    公开(公告)日：2008-11-12

    申请号：CN200480001837.2

    申请日：2004-01-26

    Applicant: 松下电器产业株式会社

    Inventor： 秋月麻水子 ,  青木透 ,  上田泰志

    IPC: G06F12/06 ,  G06F12/00

    CPC classification number: G06F12/0607 ,  G06F13/161 ,  G06F13/1647

    Abstract: 本发明的目的为提供一种存储器控制装置，其中防止连续访问SDRAM的同一存储体，使处理时间得到改善。本发明的存储器控制装置(105)控制含有多个存储体并且可利用存储体划分模式连续访问的存储器。本发明结构上做成控制通过存储器控制装置(105)访问SDRAM(808)的组件(804、805、806)的优先级，使来自所述多个组件的存储器访问请求连续访问所述SDRAM(808)的不同存储体。

    存储器控制装置
    9.
    发明公开
    存储器控制装置 失效

    公开(公告)号：CN101101573A

    公开(公告)日：2008-01-09

    申请号：CN200710141288.4

    申请日：2004-01-26

    Applicant: 松下电器产业株式会社

    Inventor： 秋月麻水子 ,  青木透 ,  上田泰志

    IPC: G06F12/06

    CPC classification number: G06F12/0607 ,  G06F13/161 ,  G06F13/1647

    Abstract: 本发明的目的为提供一种存储器控制装置，其中防止连续访问SDRAM的同一存储体，使处理时间得到改善。本发明的存储器控制装置(105)控制含有多个存储体并且可利用存储体划分模式连续访问的存储器。本发明结构上做成控制通过存储器控制装置(105)访问SDRAM(808)的组件(804、805、806)的优先级，使来自所述多个组件的存储器访问请求连续访问所述SDRAM(808)的不同存储体。

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