-
公开(公告)号：CN114065678A
公开(公告)日：2022-02-18
申请号：CN202111503588.9
申请日：2021-12-09
Applicant: 江苏华创微系统有限公司 , 中国电子科技集团公司第十四研究所
IPC: G06F30/34 , H01L23/367 , H01L25/16 , H01L25/18
Abstract: 本发明公开了一种基于SiP技术的高效能PSoC芯片，包括处理器裸芯、多片DDR裸芯、多片Flash裸芯、双电源总线收发器裸芯、电源芯片和若干阻容分立器件，所有裸芯、成品芯片以及若干阻容分立器件通过SiP技术封装为一体，可节约板卡的板面积，减少硬件成本，降低板卡设计难度，实现嵌入式板卡的小型化、高集成化；一种PSoC芯片封装结构，采用EHS‑FCBGA封装方式，包括散热盖，散热盖的四周边沿处为第一粘接区域，散热盖上在对应裸芯的位置处内凹形成异形槽，异形槽的深度等于RDL后最高裸芯的竖直高度和导热胶厚度两者之和；异形槽的槽底设置凸台；散热盖采用平铺布局的异型stamp方式，既减少了芯片尺寸，又兼顾粘接强度和散热性能。
-
公开(公告)号：CN114065678B
公开(公告)日：2024-12-20
申请号：CN202111503588.9
申请日：2021-12-09
Applicant: 江苏华创微系统有限公司 , 中国电子科技集团公司第十四研究所
IPC: G06F30/34 , H01L23/367 , H01L25/16 , H01L25/18 , H10B80/00
Abstract: 本发明公开了一种基于SiP技术的高效能PSoC芯片，包括处理器裸芯、多片DDR裸芯、多片Flash裸芯、双电源总线收发器裸芯、电源芯片和若干阻容分立器件，所有裸芯、成品芯片以及若干阻容分立器件通过SiP技术封装为一体，可节约板卡的板面积，减少硬件成本，降低板卡设计难度，实现嵌入式板卡的小型化、高集成化；一种PSoC芯片封装结构，采用EHS‑FCBGA封装方式，包括散热盖，散热盖的四周边沿处为第一粘接区域，散热盖上在对应裸芯的位置处内凹形成异形槽，异形槽的深度等于RDL后最高裸芯的竖直高度和导热胶厚度两者之和；异形槽的槽底设置凸台；散热盖采用平铺布局的异型stamp方式，既减少了芯片尺寸，又兼顾粘接强度和散热性能。
-
公开(公告)号：CN117269597A
公开(公告)日：2023-12-22
申请号：CN202311191554.X
申请日：2023-09-15
Applicant: 江苏华创微系统有限公司 , 中国电子科技集团公司第十四研究所
IPC: G01R21/06
Abstract: 本发明公开了一种自动化芯片功耗测量系统及测量方法，包括芯片测试板、上位机和安装在芯片测试板上的测量电路，测量电路包括电源模块、DC/DC变换器、n个精密电阻和n个功率监控模块、待测芯片、管理控制模块BMC；电源DC/DC变换器将电源模块提供的电压转换为待测芯片所需要的电压；精密电阻的一端与DC/DC变换器连接，另一端与待测芯片的连接；功率监控模块与精密电阻并联，功率监控模块通过I2C与管理控制模块BMC互联；管理控制模块BMC与上位机互联，接收上位机发送来的命令读取功率监控模块内部的电压、电流和功耗参数并上报至串口软件进行实时打印；优点：本发明测量功耗方法简单，自动化程度高，可视化程度高，能够随时随地读取待测芯片的每路电源功耗。
-
公开(公告)号：CN114203640A
公开(公告)日：2022-03-18
申请号：CN202111503774.2
申请日：2021-12-09
Applicant: 江苏华创微系统有限公司 , 中国电子科技集团公司第十四研究所
IPC: H01L21/8242
Abstract: 本发明公开了一种基于SiP堆叠结构的可拆分位宽型DDR模组互联方法，包括SiP堆叠模组，SiP堆叠模组内部的m个芯片拆分为n组DDR子系统，每组DDR子系统的位宽w1为w*m/n，n为大于1的正整数且为m的约数，w为芯片的位宽；每组DDR子系统内，m/n个芯片的数据线直接与基板实现点对点连接，每个数据信号均直接引出至模组封装Ball上；每组DDR子系统内，m/n个芯片的地址信号、控制信号和时钟信号与基板实现T型或flyby型拓扑结构互联，按组引出至封装Ball上；n组DDR子系统在系统应用板上实现与控制器的应用级互联，终端匹配电阻视位宽互联情况放置于信号终端且终端匹配电阻置于系统应用板上。
-
公开(公告)号：CN212009563U
公开(公告)日：2020-11-24
申请号：CN202020349080.2
申请日：2020-03-19
Applicant: 江苏华创微系统有限公司 , 中国电子科技集团公司第十四研究所
Abstract: 本实用新型公开了一种VPX总线双冗余DBF处理模块，包括印制板、散热盖板、面板、DBF处理单元、以太网接口、复位按钮、LED信号灯、高速高密度电连接器和插拔器。本实用新型属于集成电路技术领域，具体是一种基于自主核心芯片“华睿DBF芯片”的VPX总线DBF处理模块，以双冗余热备份体系为基础，单模块包含2组完全独立的DBF处理单元，采用多通道并行传输和全流水并行处理架构，以构建高密度、高可靠、普适性动态可重构的DBF处理平台，满足雷达综合信号处理系统的应用需求。该模块具有运算处理能力强大、并行处理结构灵活、动态可重构和可靠性高等特点，可广泛应用于军用和民用领域的数字波束形成，具备较强的通用性和适应性。
-
Patent Agency Ranking
公开(公告)号：CN216719090U
公开(公告)日：2022-06-10
申请号：CN202123084734.7
申请日：2021-12-09
Applicant: 江苏华创微系统有限公司 , 中国电子科技集团公司第十四研究所
Abstract: 本实用新型公开了一种基于双SiP系统的异构、多缓存高性能数字信号处理器，包括一片DSP裸芯、一片FPGA裸芯、多片Flash裸芯、多片DDR模组、多片电源芯片和若干阻容器件，所有裸芯、DDR模组、成品芯片以及若干阻容分立器件通过SiP技术封装为一体并封装于一个处理器基体上，布置于处理器基体的左右两侧器件外扩至处理器基体的边缘，散热盖在处理器基体的左右两侧为通体式结构。优点，本实用新型的数字信号处理器，采用通用计算、计算加速、高速访存一体化集成架构，处理能力强，存储容量大，接口类型丰富，有效节约信号处理板卡的面积，降低板卡设计难度，提升板卡整体性能。
-
公开(公告)号：CN216719092U
公开(公告)日：2022-06-10
申请号：CN202123089485.0
申请日：2021-12-09
Applicant: 江苏华创微系统有限公司 , 中国电子科技集团公司第十四研究所
IPC: G06F30/34 , H01L23/367 , H01L25/16 , H01L25/18
Abstract: 本实用新型公开了一种基于SiP技术的高效能PSoC芯片及其封装结构，PSoC芯片包括处理器裸芯、多片DDR裸芯、多片Flash裸芯、双电源总线收发器裸芯、电源芯片和若干阻容分立器件，所有裸芯、成品芯片以及若干阻容分立器件通过SiP技术封装为一体，可节约板卡的板面积，减少硬件成本，降低板卡设计难度，实现嵌入式板卡的小型化、高集成化；一种PSoC芯片封装结构，采用EHS‑FCBGA封装方式，包括散热盖，散热盖的四周边沿处为第一粘接区域，散热盖上在对应裸芯的位置处内凹形成异形槽，散热盖采用平铺布局的异型stamp方式，既减少了芯片尺寸，又兼顾粘接强度和散热性能。
-
公开(公告)号：CN115982093A
公开(公告)日：2023-04-18
申请号：CN202211725389.7
申请日：2022-12-30
Applicant: 中国电子科技集团公司第十四研究所
Abstract: 本发明公开了一种星载高速处理模块，包括：供电模块：选择宇航级电源芯片，为模块上处理芯片、FPGA、DDR、FLASH器件供电；处理器：选择宇航用高速处理DSP芯片、用于模块核心计算部件；FPGA：选择高速FPGA用于高速数据交换与传输、选择宇航级高可靠，用于对刷新高速FPGA进行配置、刷新；FLASH：选择宇航级FLASH芯片，用于实现DSP、FPGA程序固化和加载功能；接口：选择一组符合VPX标准的高密度电连接器，用于模块接口连接。本发明可以满足星载实时处理。
-
公开(公告)号：CN119415457A
公开(公告)日：2025-02-11
申请号：CN202411556754.5
申请日：2024-11-04
Applicant: 江苏华创微系统有限公司
IPC: G06F13/20 , G06F15/173 , G06F13/28 , G06F13/38
Abstract: 本发明公开了一种基于非HOST主存的ROCE通信与传输方法，采用一片FPGA作为ROCE网卡，FPGA网卡与CPU之间采用PCIe总线互联，通过FPGA网卡内部的BANK资源外扩4组DDR；同时FPGA网卡内部使用GbE MAC/PHY资源例化4路GbE端口，用于RDMA通信，CPU运行RDMA。该方法相比于传统的设计方法，可以支持多路100GbE数据分发场景，解决了最高带宽上限不足的问题，同时扩展了CPU的DDR空间和内存通道数，构建同时读写的多通道DDR场景，提升了并发执行的效率。
-
公开(公告)号：CN115410929B
公开(公告)日：2024-09-24
申请号：CN202211225874.8
申请日：2022-10-09
Applicant: 江苏华创微系统有限公司
IPC: H01L21/50 , H01L21/56 , H01L21/60 , H01L23/495 , H01L23/31
Abstract: 本发明公开了一种倒装芯片与底层芯片的堆叠结构的制备方法，包括以下步骤：S1、采用框架材料制备基板层；S2、在基板层的基岛的正面基岛上装底层芯片；S3、底层芯片与基板层焊线进行电气连接；S4、安装金属片；S5、倒装芯片装在相邻两个金属片上；S6、塑封料包覆所述倒装芯片与底层芯片的堆叠结构。优点，本发明方法，满足倒装芯片尺寸与底层芯片尺寸相差不大，甚至倒装芯片尺寸比底层芯片尺寸更小的情况，且结构为倒装芯片在上，底层芯片在下的堆叠结构；满足此类产品封装需求，且能提高封装利用率降低封装成本。
-
-
-
-
-
-
-
-
-
Search Results
29
records
(took 0.098 seconds)
