公开(公告)号：CN116938274A

公开(公告)日：2023-10-24

申请号：CN202310943884.3

申请日：2023-07-31

Applicant: 江苏华创微系统有限公司 ,  中国电子科技集团公司第十四研究所

Inventor： 杨业 ,  汤涛 ,  李世平 ,  郑昱 ,  韩文俊 ,  郝明

IPC: H04B1/40 ,  H04B1/401

Abstract: 本发明涉及一种基于FPGA的数字射频前端，包括：FPGA和连接于FPGA的存储器、射频DAC及射频ADC；FPGA，用于获取上位机的基带信号并存入存储器中，从存储器中读取基带信号，将基带信号进行插值滤波从而倍频到中频信号；用于将从射频ADC接收的中频信号进行抽取滤波从而降频到基带信号后存入存储器，从存储器中读取基带信号后发送至上位机；存储器用于存储基带信号；射频DAC用于接收FPGA发送的中频信号，将中频信号倍频到射频段生成射频信号并发出；射频ADC用于接收射频信号，将射频信号降频到中频段生成中频信号并发送至FPGA。本发明结构简单，切换频带方便。

公开(公告)号：CN119227601A

公开(公告)日：2024-12-31

申请号：CN202411205122.4

申请日：2024-08-30

Applicant: 江苏华创微系统有限公司

Inventor： 杨业 ,  汤涛 ,  何国强 ,  李世平

IPC: G06F30/327 ,  G06F30/33 ,  G06F30/398

Abstract: 本发明公开了一种基于FPGA实现多核dsp二级系统拆分验证的方法，包括如下步骤：S1、设置多核dsp和高速互联总线为一级系统；在高速互联总线的末端增加多个命令检测模块，利用多个命令检测模块替代待验证模块的功能；S2、多核dsp下发多个指令并进行验证，区分出存在问题的通路和不存在问题的通路；S3、设置FPGA中的待验证模块为二级系统，设置高速专用总线并将FPGA中的主频提升到二级系统所需的最低频率，用高速专用总线进行通信验证，得到验证结果。本发明将整体系统拆分为两级系统，使多核dsp移植时对FPGA内配置资源的使用和对主频的需求进行一定的分割，用一个FPGA就能移植多核dsp，降低成本且无需进行网表分割；同时保证了主频的需求，可验证的接口类型更多。

公开(公告)号：CN119358481A

公开(公告)日：2025-01-24

申请号：CN202411522160.2

申请日：2024-10-29

Applicant: 江苏华创微系统有限公司

Inventor： 汤涛 ,  杨业 ,  符青 ,  郝明 ,  何国强 ,  李世平

IPC: G06F30/331 ,  G06F30/398

Abstract: 本发明公开了一种数字波束合成芯片在FPGA验证时的裁剪方法，包括步骤：S1、第一次裁剪：减少SRAM的容量和光纤数量；S2、情况判断：判断FPGA对数字波束合成芯片的验证属于第一情况还是属于第二情况；第一情况包括：FPGA满足对数字波束合成芯片的验证需求；第二情况包括：FPGA不满足对数字波束合成芯片的验证需求，进行第二次裁剪，将两个光纤组分为光纤间文件和光纤组间文件；S3、进行IP核替换；S4、进行功能验证。本发明通过至少一次裁剪，用一个FPGA就实现数字波束合成芯片的验证，同时最大程度兼顾验证效果的全面性，也有效降低成本；还在至少一次裁剪后设计了IP核替换，有效检验裁剪的准确性和有效性。

公开(公告)号：CN119358480A

公开(公告)日：2025-01-24

申请号：CN202411522012.0

申请日：2024-10-29

Applicant: 江苏华创微系统有限公司

Inventor： 杨业 ,  汤涛 ,  符青 ,  李世平 ,  何国强 ,  郝明

IPC: G06F30/331 ,  G06F30/398

Abstract: 本发明公开了一种利用多片FPGA级联验证数字波束合成芯片的方法，包括步骤：S1、设置多片FPGA并分类：设置验证型FPGA和激励型FPGA；S2、构建验证平台：将验证型FPGA级联，将激励型FPGA连接每个最低级别的波束对应的验证型FPGA；S3、进行双重裁剪和单片测试：对数字波束合成芯片进行第一重裁剪；对验证型FPGA进行单片测试；裁剪辅助逻辑单元；S4、进行验证，利用PC端查看结果。本发明将多片验证型FPGA级联且用激励型FPGA辅助部分验证型PFGA验证，兼顾验证和节省资源；还分别对数字波束合成芯片和部分验证型FPGA进行双重裁剪，在不影响验证效果的情况下减少所需FPGA数量，节约成本。