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公开(公告)号：CN108073989B
公开(公告)日：2022-03-11
申请号：CN201711393841.3
申请日：2017-12-21
Applicant: 河海大学常州校区
IPC: G06N7/00
Abstract: 本发明公开了一种基于贝叶斯概率模型的组合逻辑电路选择性加固算法，首先读取输入的电路网表文件并生成电路传播网络，计算出整个电路网络中边的SP值；其次采用深度优先搜索算法对每一个节点都搜索出其通往电路输出的所有路径；然后利用贝叶斯概率模型以及逻辑屏蔽法则计算出这些路径中错误传播到输出的概率，并乘以距离因子，即为节点敏感度；最后利用生成的节点敏感度排序表以及用户指定的加固比例进行选择性加固，并输出加固后的电路网表。本发明的选择性加固算法经过实际仿真测试，在不同加固开销下都有不同程度的可靠性提升。
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公开(公告)号：CN106533420B
公开(公告)日：2019-12-31
申请号：CN201610948837.8
申请日：2016-10-26
Applicant: 河海大学常州校区
IPC: H03K19/003
Abstract: 本发明公开了一种抗单粒子翻转的锁存器，包括第一输出支路、第二输入支路、第三输入支路、第四输出支路；所述第二输入支路包括传输门(1)、传输门(2)、第二冗余支路(1)、第二冗余支路(2)、第二判决支路、反相器(1)；所述第三输入支路包括传输门(3)、传输门(4)、第三冗余支路(1)、第三冗余支路(2)、第三判决支路、反相器(2)。本发明通过输入X和输入X’分别经过第二/三输入支路中的第二/三冗余支路、第二/三判决支路实现抗SEU加固的效果，再经过反相器(1)和反相器(2)实现反相，最终通过第一/四输出支路输出节点A(＝X’)和输出节点D(＝X)，实现抗SEU加固的功能。
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公开(公告)号：CN106373605A
公开(公告)日：2017-02-01
申请号：CN201610841737.5
申请日：2016-09-22
Applicant: 河海大学常州校区
IPC: G11C11/412
CPC classification number: G11C11/4125
Abstract: 本发明公开了一种抗单节点SEU加固的新型SRAM单元，其特征在于，包括新型存储单元、SRAM读写电路(1)、SRAM读写电路(2)，所述新型存储单元包括第一支路、第二支路、第三支路、第四支路，所述第一支路的输出端与所述第二/四支路的输入端相连接，所述第二支路的输出端与所述第一/三支路的输入端相连接，所述第三支路的输出端与所述第二/四支路的输入端相连接，所述第四支路的输出端与所述第一/三支路的输入端相连接，所述新型存储单元还包括节点A、节点B、节点C、节点D。本发明的电路中通过晶体管冗余来增加抗SEU加固的强度，当其中任一存储节点发生0至1和1至0的翻转，该结构都会具有正确的逻辑输出。
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公开(公告)号：CN108733628B
公开(公告)日：2020-01-03
申请号：CN201810502409.1
申请日：2018-05-23
Applicant: 河海大学常州校区
Abstract: 本发明公开了一种并行矩阵乘算法的加固方法，用于降低矩阵乘法的ABFT加固开销，包括如下步骤：（1）、首先对矩阵乘的输入输出进行编码，根据编码值校验计算结果并保存所有可能的错误列表；（2）、对错误列表进行预处理，排除一些误判的错误，避免不必要的校正，其中排除错误的方法采用相对误差法，在校正错误之前加入一个错误检测，随后对剩余的错误进行校正。如果更正了一个或多个错误，则更新错误列表，经过多次迭代后可校正大部分的错误。（3）、剩下的无法用算法校正的错误，采用重新计算的策略。本发明的加固方法能够在提升系统可靠性的同时提高执行效率。
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Patent Agency Ranking
公开(公告)号：CN108733628A
公开(公告)日：2018-11-02
申请号：CN201810502409.1
申请日：2018-05-23
Applicant: 河海大学常州校区
Abstract: 本发明公开了一种并行矩阵乘算法的加固方法，用于降低矩阵乘法的ABFT加固开销，包括如下步骤：（1）、首先对矩阵乘的输入输出进行编码，根据编码值校验计算结果并保存所有可能的错误列表；（2）、对错误列表进行预处理，排除一些误判的错误，避免不必要的校正，其中排除错误的方法采用相对误差法，在校正错误之前加入一个错误检测，随后对剩余的错误进行校正。如果更正了一个或多个错误，则更新错误列表，经过多次迭代后可校正大部分的错误。（3）、剩下的无法用算法校正的错误，采用重新计算的策略。本发明的加固方法能够在提升系统可靠性的同时提高执行效率。
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公开(公告)号：CN106971753A
公开(公告)日：2017-07-21
申请号：CN201610878141.2
申请日：2017-01-09
Applicant: 河海大学常州校区
IPC: G11C7/24
CPC classification number: G11C7/24
Abstract: 本发明公开一种抗SEU加固的锁存器结构，包括存储单元、前置逻辑电路，所述存储单元包括第一支路、第二支路、第三支路、第四支路、第五支路、第六支路，所述存储单元还包括节点A、节点B1、节点B2、节点C1、节点C2、节点D，所述节点A设置于所述第一支路上，所述节点B1设置于所述第二支路上，所述节点B2设置于所述第三支路上，所述节点C1设置于所述第四支路上，所述节点C2设置于所述第五支路上，所述节点D设置于所述第六支路上，所述前置逻辑电路的输出端分别与所述节点B1、所述节点B2、所述节点C1、所述节点C2相连接。本发明通过增加冗余存储节点，增加抗SEU的性能，当其中任一存储节点发生0→1和1→0的翻转，本发明都有正确的逻辑输出。
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公开(公告)号：CN106533420A
公开(公告)日：2017-03-22
申请号：CN201610948837.8
申请日：2016-10-26
Applicant: 河海大学常州校区
IPC: H03K19/003
Abstract: 本发明公开了一种抗单粒子翻转的锁存器，包括第一输出支路、第二输入支路、第三输入支路、第四输出支路；所述第二输入支路包括传输门(1)、传输门(2)、第二冗余支路(1)、第二冗余支路(2)、第二判决支路、反相器(1)；所述第三输入支路包括传输门(3)、传输门(4)、第三冗余支路(1)、第三冗余支路(2)、第三判决支路、反相器三输入支路中的第二/三冗余支路、第二/三判决支路实现抗SEU加固的效果，再经过反相器(1)和反相器(2)实现反相，最终通过第一/四输出支路输出节点A(＝X’)和输出节点D(＝X)，实现抗SEU加固的功能。(2)。本发明通过输入X和输入X’分别经过第二/
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公开(公告)号：CN106971753B
公开(公告)日：2019-06-04
申请号：CN201610878141.2
申请日：2017-01-09
Applicant: 河海大学常州校区
IPC: G11C7/24
Abstract: 本发明公开一种抗SEU加固的锁存器结构，包括存储单元、前置逻辑电路，所述存储单元包括第一支路、第二支路、第三支路、第四支路、第五支路、第六支路，所述存储单元还包括节点A、节点B1、节点B2、节点C1、节点C2、节点D，所述节点A设置于所述第一支路上，所述节点B1设置于所述第二支路上，所述节点B2设置于所述第三支路上，所述节点C1设置于所述第四支路上，所述节点C2设置于所述第五支路上，所述节点D设置于所述第六支路上，所述前置逻辑电路的输出端分别与所述节点B1、所述节点B2、所述节点C1、所述节点C2相连接。本发明通过增加冗余存储节点，增加抗SEU的性能，当其中任一存储节点发生0→1和1→0的翻转，本发明都有正确的逻辑输出。
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公开(公告)号：CN108073989A
公开(公告)日：2018-05-25
申请号：CN201711393841.3
申请日：2017-12-21
Applicant: 河海大学常州校区
IPC: G06N7/00
Abstract: 本发明公开了一种基于贝叶斯概率模型的组合逻辑电路选择性加固算法，首先读取输入的电路网表文件并生成电路传播网络，计算出整个电路网络中边的SP值；其次采用深度优先搜索算法对每一个节点都搜索出其通往电路输出的所有路径；然后利用贝叶斯概率模型以及逻辑屏蔽法则计算出这些路径中错误传播到输出的概率，并乘以距离因子，即为节点敏感度；最后利用生成的节点敏感度排序表以及用户指定的加固比例进行选择性加固，并输出加固后的电路网表。本发明的选择性加固算法经过实际仿真测试，在不同加固开销下都有不同程度的可靠性提升。
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