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公开(公告)号：CN112468117A
公开(公告)日：2021-03-09
申请号：CN202011247706.X
申请日：2015-09-29
Applicant: 爱思开海力士有限公司
IPC: H03K3/02
Abstract: 一种时钟发生电路，包括：时钟发生单元，适用于产生第一时钟、具有与第一时钟相反的相位的第一反相时钟、具有与第一时钟不同的相位的第二时钟以及具有与第二时钟相反的相位的第二反相时钟；以及重置控制单元，适用于比较第一时钟的相位与第二时钟的相位，并且当第二时钟领先第一时钟时，控制时钟发生单元以禁用第二时钟和第二反相时钟一段时间，然后使能第二时钟和第二反相时钟。
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公开(公告)号：CN105958973A
公开(公告)日：2016-09-21
申请号：CN201510634298.6
申请日：2015-09-29
Applicant: 爱思开海力士有限公司
IPC: H03K3/02
Abstract: 一种时钟发生电路，包括：时钟发生单元，适用于产生第一时钟、具有与第一时钟相反的相位的第一反相时钟、具有与第一时钟不同的相位的第二时钟以及具有与第二时钟相反的相位的第二反相时钟；以及重置控制单元，适用于比较第一时钟的相位与第二时钟的相位，并且当第二时钟领先第一时钟时，控制时钟发生单元以禁用第二时钟和第二反相时钟一段时间，然后使能第二时钟和第二反相时钟。
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公开(公告)号：CN112532209B
公开(公告)日：2024-06-18
申请号：CN202011245362.9
申请日：2015-09-29
Applicant: 爱思开海力士有限公司
IPC: H03K3/02
Abstract: 一种时钟发生电路，包括：时钟发生单元，适用于产生第一时钟、具有与第一时钟相反的相位的第一反相时钟、具有与第一时钟不同的相位的第二时钟以及具有与第二时钟相反的相位的第二反相时钟；以及重置控制单元，适用于比较第一时钟的相位与第二时钟的相位，并且当第二时钟领先第一时钟时，控制时钟发生单元以禁用第二时钟和第二反相时钟一段时间，然后使能第二时钟和第二反相时钟。
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公开(公告)号：CN110364213B
公开(公告)日：2023-02-17
申请号：CN201811620823.9
申请日：2018-12-28
Applicant: 爱思开海力士有限公司
Inventor： 崔海郎
IPC: G11C29/02
Abstract: 本发明公开了包括存储器件和存储器控制器的存储系统及其操作方法。存储系统包括：存储器件，其包括多个存储单元；以及存储器控制器，其适用于基于指示多个存储单元之中的有缺陷的存储单元的第一地址来产生第二地址，以及在有缺陷的存储单元的写入操作和读取操作期间，将第一地址和与第一地址相对应的第一命令以及第二地址和与第二地址相对应的第二命令依次传输至所述存储器件。
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公开(公告)号：CN112532209A
公开(公告)日：2021-03-19
申请号：CN202011245362.9
申请日：2015-09-29
Applicant: 爱思开海力士有限公司
IPC: H03K3/02
Abstract: 一种时钟发生电路，包括：时钟发生单元，适用于产生第一时钟、具有与第一时钟相反的相位的第一反相时钟、具有与第一时钟不同的相位的第二时钟以及具有与第二时钟相反的相位的第二反相时钟；以及重置控制单元，适用于比较第一时钟的相位与第二时钟的相位，并且当第二时钟领先第一时钟时，控制时钟发生单元以禁用第二时钟和第二反相时钟一段时间，然后使能第二时钟和第二反相时钟。
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Patent Agency Ranking
公开(公告)号：CN105958973B
公开(公告)日：2021-03-09
申请号：CN201510634298.6
申请日：2015-09-29
Applicant: 爱思开海力士有限公司
IPC: H03K3/02
Abstract: 一种时钟发生电路，包括：时钟发生单元，适用于产生第一时钟、具有与第一时钟相反的相位的第一反相时钟、具有与第一时钟不同的相位的第二时钟以及具有与第二时钟相反的相位的第二反相时钟；以及重置控制单元，适用于比较第一时钟的相位与第二时钟的相位，并且当第二时钟领先第一时钟时，控制时钟发生单元以禁用第二时钟和第二反相时钟一段时间，然后使能第二时钟和第二反相时钟。
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公开(公告)号：CN110364213A
公开(公告)日：2019-10-22
申请号：CN201811620823.9
申请日：2018-12-28
Applicant: 爱思开海力士有限公司
Inventor： 崔海郎
IPC: G11C29/02
Abstract: 本发明公开了包括存储器件和存储器控制器的存储系统及其操作方法。存储系统包括：存储器件，其包括多个存储单元；以及存储器控制器，其适用于基于指示多个存储单元之中的有缺陷的存储单元的第一地址来产生第二地址，以及在有缺陷的存储单元的写入操作和读取操作期间，将第一地址和与第一地址相对应的第一命令以及第二地址和与第二地址相对应的第二命令依次传输至所述存储器件。
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公开(公告)号：CN103516355B
公开(公告)日：2018-07-06
申请号：CN201310063315.6
申请日：2013-02-28
Applicant: 爱思开海力士有限公司
IPC: H03L7/085
CPC classification number: H03L7/085 , H03L7/0814 , H03L7/0816 , H03L7/093 , H03L7/095 , H03L7/10
Abstract: 本发明公开了一种时钟发生电路，包括：延迟线，所述延迟线将输入时钟延迟并且产生延迟时钟；延迟建模单元，所述延迟建模单元将延迟时钟延迟建模的延迟值并且产生反馈时钟；相位检测单元，所述相位检测单元比较输入时钟的相位与反馈时钟的相位，并且产生相位检测信号；滤波器单元，所述滤波器单元接收相位检测信号并且产生相位信息，当相位检测信号被产生具有第一电平的次数与相位检测信号被产生具有第二电平的次数之间的差值大于或等于阈值时，产生更新信号，而当差值小于阈值时，在经过预定时间之后产生更新信号；以及延迟线控制单元，所述延迟线控制单元响应于更新信号和相位信息来设定延迟线的延迟值。
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公开(公告)号：CN103516359B
公开(公告)日：2018-02-06
申请号：CN201310057907.7
申请日：2013-02-25
Applicant: 爱思开海力士有限公司
IPC: H03L7/18
CPC classification number: H03H11/265 , H03L7/06 , H03L7/0814 , H03L7/0816 , H03L7/0818 , H03L7/085
Abstract: 本发明提供一种时钟发生电路和包括时钟发生电路的半导体装置，所述时钟发生电路包括延迟线、延迟模型化块、相位检测块、多次更新信号发生块以及延迟线。延迟线延迟输入时钟并产生延迟时钟。延迟模型化块将延迟时钟延迟一模型化的延迟值并且产生反馈时钟。相位检测块比较输入时钟的相位与反馈时钟的相位并产生相位信息，以及量化输入时钟与反馈时钟之间的相位差并产生相位码。多次更新信号发生块响应于相位码而产生多次更新信号。延迟线控制块响应于多次更新信号和相位信息而改变延迟线的延迟量。
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公开(公告)号：CN103516335B
公开(公告)日：2017-05-03
申请号：CN201310079366.8
申请日：2013-03-13
Applicant: 爱思开海力士有限公司
CPC classification number: H03L7/08 , H03L7/0805 , H03L7/0814 , H03L7/0816 , H03L7/093
Abstract: 本发明提供一种延迟电路和包括延迟电路的半导体装置，延迟电路包括时钟延迟线、命令延迟线、延迟线控制块和共用移位寄存器块。时钟延迟线将输入时钟延迟以及产生延迟时钟。命令延迟线将命令信号延迟以及产生延迟命令信号。延迟线控制块根据反馈时钟的相位与输入时钟的相位比较的结果来产生控制信号，反馈时钟是在将延迟时钟延迟了模型化的延迟值时产生的。共用移位寄存器块响应于控制信号而将时钟延迟线的延迟量和命令延迟线的延迟量设定成彼此大体相同。
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