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公开(公告)号：CN103778099B
公开(公告)日：2018-05-15
申请号：CN201310487396.2
申请日：2013-10-17
Applicant: 瑞萨电子株式会社
IPC: G06F15/167
CPC classification number: G11C7/1036 , G06F9/45558 , G06F12/14 , G06F13/1663 , G06F13/1694 , G06F13/385 , G06F2009/45583 , G06F2212/1052 , Y02D10/14 , Y02D10/151
Abstract: 本发明公开了一种信息处理设备。根据实施例，信息处理设备包括：多个核；共享资源，该共享资源能够被多个核共享；以及本地寄存器，该本地寄存器存储多个核特有的配置信息。独立于多个核来设置共享资源。本地寄存器被提供给相应的核。这使其能够提供信息处理设备，即使当组成多核系统的核的数目增加时该信息处理设备也能够抑制硬件资源的增加。
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公开(公告)号：CN103383667A
公开(公告)日：2013-11-06
申请号：CN201310157900.2
申请日：2013-05-02
Applicant: 瑞萨电子株式会社
CPC classification number: G06F12/1416 , G06F9/30098 , G06F9/5016 , G06F12/0284 , G06F12/1441 , G06F21/78
Abstract: 本发明涉及一种存储器保护电路、处理单元和存储器保护方法。根据一个实施例的存储器保护电路（6_1）包括存储器访问信息寄存器（8），存储与能由各个虚拟机访问的存储器区域有关的存储器访问信息，以及访问确定电路（9），基于每一虚拟机访问存储器（11）时的存储器地址（ADD_M）、与访问该存储器（11）的虚拟机有关的信息（VM_n_M）、以及在该存储器访问信息寄存器（8）中存储的存储器访问信息，确定是否允许虚拟机访问存储器区域。
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公开(公告)号：CN104733463A
公开(公告)日：2015-06-24
申请号：CN201410798449.7
申请日：2014-12-18
Applicant: 瑞萨电子株式会社
IPC: H01L27/115
CPC classification number: H01L25/18 , H01L23/145 , H01L23/147 , H01L23/15 , H01L23/3128 , H01L23/3142 , H01L23/49816 , H01L23/49827 , H01L23/49833 , H01L23/49894 , H01L23/5226 , H01L23/5283 , H01L24/97 , H01L27/0207 , H01L29/4916 , H01L29/517 , H01L2224/02166 , H01L2224/05553 , H01L2224/16145 , H01L2224/32145 , H01L2224/32225 , H01L2224/45139 , H01L2224/48227 , H01L2224/48465 , H01L2224/49171 , H01L2224/73204 , H01L2224/73265 , H01L2224/83192 , H01L2224/92247 , H01L2224/97 , H01L2924/15184 , H01L2924/15311 , H01L2924/181 , H01L2924/00 , H01L2224/48091 , H01L2924/00012 , H01L2924/00011
Abstract: 本发明涉及改善半导体集成电路器件的性能。半导体器件具有安装在布线基板上的外围电路芯片以及逻辑芯片。布线基板和外围电路芯片电连接，且外围电路芯片和逻辑芯片电连接。外围电路芯片包括第一外围电路，电源控制器，温度传感器以及第一RAM。逻辑芯片包括CPU，第二外围电路以及第二RAM。第一外围电路和第一RAM根据第一工艺规则制造。CPU，第二外围电路和第二RAM根据比第一工艺规则精细的第二工艺规则制造。
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公开(公告)号：CN103778028A
公开(公告)日：2014-05-07
申请号：CN201310487949.4
申请日：2013-10-17
Applicant: 瑞萨电子株式会社
Inventor： 伊藤雅之
IPC: G06F11/00
CPC classification number: G06F11/10 , G06F11/1641 , G06F11/1695 , G06F2201/83
Abstract: 一种半导体器件，包括：第一处理器；第二处理器；第一延迟电路，将向第一处理器中输入的信号延迟预定义数目的周期并且向第二处理器中输入该信号；第一压缩电路，将来自第一处理器的n位宽度的信号压缩成m位宽度的信号（其中m
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Patent Agency Ranking
公开(公告)号：CN104011692B
公开(公告)日：2017-03-01
申请号：CN201180075908.3
申请日：2011-12-26
Applicant: 瑞萨电子株式会社
IPC: G06F12/0864 , G06F12/126 , G06F12/127 , G06F11/10
CPC classification number: G06F12/0864 , G06F11/1064 , G06F12/126 , G06F12/127 , G06F2212/1028 , G06F2212/6032 , Y02D10/13
Abstract: 根据基于作为地址信息的一部分的标记地址信息而生成的选择数据的值，从多个路中选择部分路，读取高速缓存标记。另外，高速缓冲存储器在进行高速缓存填充时，对与从所述选择数据的值相应的部分路中选择出的高速缓存条目，进行高速缓存填充。对用于路选择的选择数据，例如使用针对标记地址信息的奇偶校验数据，基于奇偶校验数据的值，选择读取高速缓存标记的路，进而选择进行高速缓存填充的高速缓存条目的路。
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公开(公告)号：CN103778099A
公开(公告)日：2014-05-07
申请号：CN201310487396.2
申请日：2013-10-17
Applicant: 瑞萨电子株式会社
IPC: G06F15/167
CPC classification number: G11C7/1036 , G06F9/45558 , G06F12/14 , G06F13/1663 , G06F13/1694 , G06F13/385 , G06F2009/45583 , G06F2212/1052 , Y02D10/14 , Y02D10/151
Abstract: 本发明公开了一种信息处理设备。根据实施例，信息处理设备包括：多个核；共享资源，该共享资源能够被多个核共享；以及本地寄存器，该本地寄存器存储多个核特有的配置信息。独立于多个核来设置共享资源。本地寄存器被提供给相应的核。这使其能够提供信息处理设备，即使当组成多核系统的核的数目增加时该信息处理设备也能够抑制硬件资源的增加。
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公开(公告)号：CN103778028B
公开(公告)日：2018-05-22
申请号：CN201310487949.4
申请日：2013-10-17
Applicant: 瑞萨电子株式会社
Inventor： 伊藤雅之
IPC: G06F11/00
CPC classification number: G06F11/10 , G06F11/1641 , G06F11/1695 , G06F2201/83
Abstract: 一种半导体器件，包括：第一处理器；第二处理器；第一延迟电路，将向第一处理器中输入的信号延迟预定义数目的周期并且向第二处理器中输入该信号；第一压缩电路，将来自第一处理器的n位宽度的信号压缩成m位宽度的信号（其中m
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公开(公告)号：CN103383667B
公开(公告)日：2017-11-14
申请号：CN201310157900.2
申请日：2013-05-02
Applicant: 瑞萨电子株式会社
CPC classification number: G06F12/1416 , G06F9/30098 , G06F9/5016 , G06F12/0284 , G06F12/1441 , G06F21/78
Abstract: 本发明涉及一种存储器保护电路、处理单元和存储器保护方法。根据一个实施例的存储器保护电路（6_1）包括存储器访问信息寄存器（8），存储与能由各个虚拟机访问的存储器区域有关的存储器访问信息，以及访问确定电路（9），基于每一虚拟机访问存储器（11）时的存储器地址（ADD_M）、与访问该存储器（11）的虚拟机有关的信息（VM_n_M）、以及在该存储器访问信息寄存器（8）中存储的存储器访问信息，确定是否允许虚拟机访问存储器区域。
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公开(公告)号：CN104011692A
公开(公告)日：2014-08-27
申请号：CN201180075908.3
申请日：2011-12-26
Applicant: 瑞萨电子株式会社
IPC: G06F12/08
CPC classification number: G06F12/0864 , G06F11/1064 , G06F12/126 , G06F12/127 , G06F2212/1028 , G06F2212/6032 , Y02D10/13
Abstract: 根据基于作为地址信息的一部分的标记地址信息而生成的选择数据的值，从多个路中选择部分路，读取高速缓存标记。另外，高速缓冲存储器在进行高速缓存填充时，对与从所述选择数据的值相应的部分路中选择出的高速缓存条目，进行高速缓存填充。对用于路选择的选择数据，例如使用针对标记地址信息的奇偶校验数据，基于奇偶校验数据的值，选择读取高速缓存标记的路，进而选择进行高速缓存填充的高速缓存条目的路。
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