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公开(公告)号：CN116978422A
公开(公告)日：2023-10-31
申请号：CN202311095778.0
申请日：2018-06-29
Applicant: 瑞萨电子株式会社
IPC: G11C11/4076 , G06F13/16
Abstract: 本发明涉及一种半导体装置以及访问控制方法。考虑写入训练来实现访问控制。主设备发出包括读取请求和写入请求的访问请求。存储器控制器响应于由主设备发出的访问请求访问存储器。中央总线控制系统控制主设备发出的访问请求向存储器控制器的输出。训练电路在停止访问存储器的同时在存储器上进行训练。中央总线控制系统还控制在存储器上的训练的执行。在训练期间，中央总线控制系统抑制由主设备发出的访问请求当中的读取请求向存储器控制器的输出。
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公开(公告)号：CN111382000A
公开(公告)日：2020-07-07
申请号：CN201911300691.6
申请日：2019-12-17
Applicant: 瑞萨电子株式会社
IPC: G06F11/10
Abstract: 本公开涉及半导体装置、存储器控制器与存储器访问方法。当多个写入数据被合并以生成用于保护存储在主存储器中的数据的代码时，写入数据在存储器控制器中被保护。第一代码生成单元基于存储在第一子存储器中的写入数据生成第一代码，并且将所生成的第一代码存储在第二子存储器中。子存储器控制器从第一子存储器读取要合并的写入数据，并通过使用存储在第二子存储器中的第一代码来验证所读取的写入数据是否包含错误。当所读取的写入数据不包含错误时，子存储器控制器将从第一子存储器读取的写入数据的有效数据合并，并将合并数据输出到第二代码生成单元。第二代码生成单元基于合并数据生成第二代码。
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公开(公告)号：CN114490457A
公开(公告)日：2022-05-13
申请号：CN202111655532.5
申请日：2015-10-01
Applicant: 瑞萨电子株式会社
IPC: G06F13/16 , G06F13/362 , G06F13/40 , G11C11/406
Abstract: 本发明涉及半导体装置。一种半导体装置包括：第一和第二主控器，发布访问存储器的请求；第一和第二请求发布控制器，分别耦合到第一和第二主控器，分别保持从第一和第二主控器发布的请求；总线仲裁器，连接到两个请求发布控制器；存储器控制器，耦合到总线仲裁器，包括存储从两个主控器发布的请求的缓冲器；以及中央总线控制器，基于缓冲器的空间信息向两个请求发布控制器授予访问权限，两个请求发布控制器响应于访问权限将保持的请求输出到总线仲裁器，总线仲裁器接收从两个请求发布控制器输出的请求，进行仲裁，并且根据仲裁结果输出接收的请求之一，并且存储器控制器将输出的请求存储在缓冲器中，并且调度所存储的请求控制对存储器的访问。
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公开(公告)号：CN110633231A
公开(公告)日：2019-12-31
申请号：CN201910480424.5
申请日：2019-06-04
Applicant: 瑞萨电子株式会社
IPC: G06F13/16 , G06F13/362
Abstract: 本公开的实施例涉及半导体器件和总线生成器。主设备向存储器发出访问请求。存储器控制器经由总线接收访问请求。访问控制单元通过授予访问权限来控制由主设备发出的访问请求到存储器控制器的输出。访问控制单元根据授予的访问权限被使用的概率，基于等于或大于0且小于1的权重来管理指示访问权限可以被授予的次数的可授予权限次数，并且在可授予权限次数的范围内授予访问权限。
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公开(公告)号：CN110059035A
公开(公告)日：2019-07-26
申请号：CN201811590815.4
申请日：2018-12-21
Applicant: 瑞萨电子株式会社
IPC: G06F13/16
Abstract: 本申请的各实施例涉及半导体装置和总线发生器。每个主设备向存储器发出包括读请求和写请求的访问请求。高速缓存高速缓存由主设备发出的写请求。中央总线控制系统执行针对由每个主设备发出的读请求和由高速缓存输出的写请求的访问控制。中央总线控制系统执行针对由每个主设备发出的写请求的访问控制。中央总线控制系统根据存储器控制器的缓冲器的空闲情况来执行访问控制。中央总线控制系统根据高速缓存的空闲情况来执行访问控制。
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Patent Agency Ranking
公开(公告)号：CN106856663A
公开(公告)日：2017-06-16
申请号：CN201580018135.3
申请日：2015-10-01
Applicant: 瑞萨电子株式会社
IPC: G06F13/16
CPC classification number: G06F13/1673 , G06F13/1605 , G06F13/362 , G06F13/4068 , G11C11/406 , G06F13/1678
Abstract: 根据本发明的一种半导体装置包括：多个主控器(100)；存储器控制器(400a)；总线，其连接所述多个主控器(100)和所述存储器控制器(400a)；QoS信息寄存器(610)，其存储所述多个主控器(100)的QoS信息；权限授权数目控制器(602)，其基于所述存储器控制器(400a)的缓冲器(401)的空间信息来计算可授权访问权限的数目；权限授权选择控制器(603a)，其选择将基于所述QoS信息寄存器(610)的所述QoS信息和来自所述权限授权数目控制器(602)的所述可授权权限的数目来选择将被授予访问权限的主控器(100)；以及请求发布控制器(201a)，其不传送还未被授予来自所述权限授权选择控制器的访问权限的所述主控器(100)的请求。
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公开(公告)号：CN114116300A
公开(公告)日：2022-03-01
申请号：CN202110449370.3
申请日：2021-04-25
Applicant: 瑞萨电子株式会社
IPC: G06F11/14
Abstract: 本公开的各实施例涉及用于保护总线的半导体器件和方法。主设备接口通过复制第一数据来生成复制数据，并且基于复制数据生成错误检测代码。协议转换单元通过将第一数据从第一协议转换为第二协议来生成第二数据。从设备接口基于错误检测代码来检测复制数据中的错误。从设备接口还通过对第二数据或复制数据中的一项执行从第一协议或第二协议中的一个协议到另一个协议的转换，来生成第一验证数据。另外，从设备接口使用第二数据或复制数据中的另一项作为第二验证数据，将第二验证数据与第一验证数据进行比较。
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公开(公告)号：CN106856663B
公开(公告)日：2022-01-07
申请号：CN201580018135.3
申请日：2015-10-01
Applicant: 瑞萨电子株式会社
IPC: G06F13/16
Abstract: 根据本发明的一种半导体装置包括：多个主控器(100)；存储器控制器(400a)；总线，其连接所述多个主控器(100)和所述存储器控制器(400a)；QoS信息寄存器(610)，其存储所述多个主控器(100)的QoS信息；权限授权数目控制器(602)，其基于所述存储器控制器(400a)的缓冲器(401)的空间信息来计算可授权访问权限的数目；权限授权选择控制器(603a)，其选择将基于所述QoS信息寄存器(610)的所述QoS信息和来自所述权限授权数目控制器(602)的所述可授权权限的数目来选择将被授予访问权限的主控器(100)；以及请求发布控制器(201a)，其不传送还未被授予来自所述权限授权选择控制器的访问权限的所述主控器(100)的请求。
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公开(公告)号：CN110633232A
公开(公告)日：2019-12-31
申请号：CN201910531773.5
申请日：2019-06-19
Applicant: 瑞萨电子株式会社
IPC: G06F13/16 , G06F13/362
Abstract: 本公开的实施例涉及半导体器件和总线生成器。即使在各种条件下，也可以消除请求在总线上的停留，并且还可以提高存储器效率。主设备A、主设备B和主设备X中的每个主设备发布对存储器的访问请求。存储器控制器通过总线接收访问请求。中央总线控制单元通过向主设备授予对存储器的访问权限来控制向存储器控制器输出由主设备发布的访问请求。中央总线控制单元基于授予访问权限的主设备所发布的访问请求的访问大小来管理可以授予的权限的数目，该权限的数目指示可以授予的访问权限的数目，以及在可以授予的权限数目的范围内执行访问权限的授予。
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公开(公告)号：CN109215707A
公开(公告)日：2019-01-15
申请号：CN201810699633.4
申请日：2018-06-29
Applicant: 瑞萨电子株式会社
IPC: G11C11/4076 , G06F13/16
CPC classification number: G06F13/1673 , G06F13/1605 , G06F13/1689 , G06F13/18 , G06F13/362 , G11C11/4076
Abstract: 本发明涉及一种半导体装置以及访问控制方法。考虑写入训练来实现访问控制。主设备发出包括读取请求和写入请求的访问请求。存储器控制器响应于由主设备发出的访问请求访问存储器。中央总线控制系统控制主设备发出的访问请求向存储器控制器的输出。训练电路在停止访问存储器的同时在存储器上进行训练。中央总线控制系统还控制在存储器上的训练的执行。在训练期间，中央总线控制系统抑制由主设备发出的访问请求当中的读取请求向存储器控制器的输出。
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