公开(公告)号：CN105914208A

公开(公告)日：2016-08-31

申请号：CN201610103191.3

申请日：2016-02-25

Applicant: 精工半导体有限公司

Inventor： 原田博文 ,  上村启介 ,  长谷川尚 ,  加藤伸二郎 ,  吉野英生

IPC: H01L27/092 ,  H01L21/8238

Abstract: 本发明题为半导体集成电路装置及其制造方法。在N型半导体衬底上，形成漏极区域具有在P型阱区域内比P型阱区域浅的深度的由砷构成的第3N型低浓度杂质区域的第1N沟道型的高耐压MOS晶体管、和在漏极区域具有与P型阱区域邻接并且底面与N型半导体衬底相接的第4N型低浓度杂质区域的第2N沟道型的高耐压MOS晶体管，从而设置在N型半导体衬底上集成了在30V以上能够动作的高耐压NMOS晶体管的半导体集成电路装置。

公开(公告)号：CN108573944A

公开(公告)日：2018-09-25

申请号：CN201810200156.2

申请日：2018-03-12

Applicant: 精工半导体有限公司

Inventor： 五十岚觉 ,  加藤伸二郎 ,  长谷川尚 ,  秋野胜 ,  井村行宏

IPC: H01L23/485 ,  H01L21/48

CPC classification number: H01L24/05 ,  H01L21/02107 ,  H01L23/3192 ,  H01L23/562 ,  H01L24/03 ,  H01L2224/02123 ,  H01L2224/02166 ,  H01L2224/02251 ,  H01L2224/02255 ,  H01L2224/0226 ,  H01L2224/03011 ,  H01L2224/03019 ,  H01L2224/03614 ,  H01L2224/0362 ,  H01L2224/03826 ,  H01L2224/0391 ,  H01L2224/04042 ,  H01L2224/05008 ,  H01L2224/05124 ,  H01L2224/05624 ,  H01L2224/45139 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/85205 ,  H01L2224/85375 ,  H01L2924/04941 ,  H01L2924/05042 ,  H01L2924/05442 ,  H01L2924/3512 ,  H01L23/485 ,  H01L21/4846

Abstract: 本发明提供一种半导体装置及其制造方法，半导体装置(10)具有：布线层(5)，其包含设置于基板(1)上的包含铝或铝合金的布线膜(6)和设置于布线膜(6)上的氮化钛膜(7)；保护层(9)，其覆盖布线层(5)的上表面(5a)和侧面(5b)；和焊盘部(8)，其是贯通保护层(9)和氮化钛膜(7)且布线膜(6)露出而成的，保护层(9)是从布线层(5)侧依次层叠第1氮化硅膜(41)、氧化膜(3)和第2氮化硅膜(42)而成的。不易产生包含氮化钛的防反射膜的腐蚀，能够利用一次光刻工序对焊盘部进行开口。

公开(公告)号：CN103035613B

公开(公告)日：2016-12-21

申请号：CN201210367098.5

申请日：2012-09-28

Applicant: 精工半导体有限公司

Inventor： 长谷川尚

IPC: H01L23/525

CPC classification number: H01L23/5256 ,  H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供在以多层布线工艺通过SOG内蚀刻法进行平坦化的工艺中，防止起因于熔丝开口部的水分浸入下长期可靠性的劣化的半导体器件的制造方法。本发明的半导体器件采取多晶硅一直延伸至用于防止来自熔丝开口部的水分浸入的第一层金属的保护环的下部这一熔丝形状。据此用于充当熔丝的电极的金属布线和保护环的金属布线的高度一致，能防止SOG层到达IC内部。

公开(公告)号：CN108573958A

公开(公告)日：2018-09-25

申请号：CN201810201159.8

申请日：2018-03-12

Applicant: 精工半导体有限公司

Inventor： 长谷川尚

IPC: H01L23/64 ,  H01L27/01

CPC classification number: H01L28/20 ,  H01L27/0802 ,  H01L23/647 ,  H01L27/01

Abstract: 半导体装置(100)具有：泄漏电阻电路元件(102)，其由多个多晶硅电阻体单元(10)构成；第一金属膜(103)，其以分别单独覆盖多个多晶硅电阻体单元(10)的方式被分割成多个；一体的第二金属膜(104)，其覆盖泄漏电阻电路元件(102)整体；以及氮化硅膜(105)，其形成于第二金属膜(104)上，多个第一金属膜(103)分别由覆盖多晶硅电阻体单元(10)中的电极部(10A)的部分和覆盖电极部(10A)以外的部分构成，覆盖电极部(10A)以外的第一金属膜(103)与各自覆盖的多晶硅电阻体单元(10)电连接。能够防止氢进入到泄漏电阻电路整体，抑制构成泄漏电阻电路的每个电阻体单元的电阻值调制偏差。

公开(公告)号：CN105870117A

公开(公告)日：2016-08-17

申请号：CN201610053787.7

申请日：2016-01-27

Applicant: 精工半导体有限公司

Inventor： 桥谷雅幸 ,  长谷川尚 ,  高品隆之 ,  增子裕之

IPC: H01L27/02 ,  H01L29/78

Abstract: 本发明提供一种半导体装置，该半导体装置在第1外部连接端子与被连接于VSS的第2外部连接端子之间具有作为ESD保护元件的截止晶体管和输出元件，其中，密封环布线利用连接布线而与从第2外部连接端子至截止晶体管的源极的第1内部布线并列地连接，该部分的寄生电阻比连接截止晶体管的源极与输出元件的源极的第2内部布线的寄生电阻小。