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公开(公告)号：CN118712197A
公开(公告)日：2024-09-27
申请号：CN202311814345.6
申请日：2023-12-27
Applicant: 英特尔公司
IPC: H01L27/088 , H01L29/417 , H01L23/538 , H01L29/10 , H01L29/08 , H01L29/423
Abstract: 描述了具有背面源极或漏极触点选择性的集成电路结构。在示例中，集成电路结构包括在第一多个水平堆叠的纳米线或鳍状物的端部处的第一外延源极或漏极结构，其中，第一导电源极或漏极触点垂直地在第一外延源极或漏极结构的底部下方并与第一外延源极或漏极结构的底部接触，并且其中，第一硬掩模材料在第一导电源极或漏极触点下方并与第一导电源极或漏极触点接触。第二外延源极或漏极结构在第二多个水平堆叠的纳米线或鳍状物的端部处，其中，第二导电源极或漏极触点垂直地在第二外延源极或漏极结构的底部下方并与第二外延源极或漏极结构的底部接触，并且第二硬掩模材料在第二导电源极或漏极触点的下方并与第二导电源极或漏极触点接触。
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公开(公告)号：CN118676182A
公开(公告)日：2024-09-20
申请号：CN202311870853.6
申请日：2023-12-29
Applicant: 英特尔公司
IPC: H01L29/06 , H01L29/41 , H01L29/417 , H01L29/423 , H01L29/78 , H01L27/088 , H01L23/528
Abstract: 描述了具有背面触点选择性的集成电路结构。在示例中，一种集成电路结构包括多条水平堆叠的纳米线。栅极堆叠体位于所述多条水平堆叠的纳米线上方。外延源极或漏极结构位于所述多条水平堆叠的纳米线的端部。硬掩模材料位于所述外延源极或漏极结构的底部下方。导电栅极触点垂直位于所述栅极堆叠体的底部下方并且与所述栅极堆叠体的底部接触，所述导电栅极触点在所述硬掩模材料的一部分下方延伸并且与所述硬掩模材料的一部分接触。
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公开(公告)号：CN116344336A
公开(公告)日：2023-06-27
申请号：CN202211480298.1
申请日：2022-11-22
Applicant: 英特尔公司
IPC: H01L21/285 , H01L29/417 , H01L29/78
Abstract: 形成至硅锗(SiGe)的钛触点包括形成硅化钛层，其中通过在升高的温度下使硅烷(乙硅烷、丙硅烷等)流过钛层来提供用于硅化钛层的硅。硅化钛层可以帮助限制跨硅化钛‑硅锗界面可能发生的钛和锗相互扩散的量，这可以减少(或消除)在随后的退火和其他高温工艺期间SiGe层中空隙的形成。也可以经由硼和锗注入对SiGe层的其上形成钛层的表面进行预先非晶化，以进一步改善SiGe层抗微空隙形成的鲁棒性。所得到的钛触点是热稳定的，因为它们的电阻在经受下游退火和高温处理过程之后基本上保持不变。
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公开(公告)号：CN107112277B
公开(公告)日：2021-03-12
申请号：CN201480083615.3
申请日：2014-12-24
Applicant: 英特尔公司
IPC: H01L21/768 , H01L21/60
Abstract: 本发明的实施例包括具有与互连线自对准的顶上过孔和贯穿过孔的互连结构，以及形成这种结构的方法。在实施例中，在层间电介质(ILD)中形成互连结构。可以在ILD中形成一个或多个第一互连线。互连结构还可以包括ILD中的以与第一互连线交替的图案布置的一个或多个第二互连线。第一和第二互连线中的每一个的顶表面可以凹陷到ILD的顶表面下方。互连结构可以包括形成在第一互连线中的一个或多个或第二互连线中的一个或多个之上的自对准顶上过孔。在实施例中，自对准顶上过孔的顶表面与ILD的顶表面基本上共面。
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公开(公告)号：CN107112277A
公开(公告)日：2017-08-29
申请号：CN201480083615.3
申请日：2014-12-24
Applicant: 英特尔公司
IPC: H01L21/768 , H01L21/60
Abstract: 本发明的实施例包括具有与互连线自对准的顶上过孔和贯穿过孔的互连结构，以及形成这种结构的方法。在实施例中，在层间电介质(ILD)中形成互连结构。可以在ILD中形成一个或多个第一互连线。互连结构还可以包括ILD中的以与第一互连线交替的图案布置的一个或多个第二互连线。第一和第二互连线中的每一个的顶表面可以凹陷到ILD的顶表面下方。互连结构可以包括形成在第一互连线中的一个或多个或第二互连线中的一个或多个之上的自对准顶上过孔。在实施例中，自对准顶上过孔的顶表面与ILD的顶表面基本上共面。
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Patent Agency Ranking
公开(公告)号：CN119153491A
公开(公告)日：2024-12-17
申请号：CN202311861952.8
申请日：2023-12-29
Applicant: 英特尔公司
IPC: H01L29/06 , H01L29/41 , H01L29/78 , H01L23/528 , H01L23/00 , H01L27/088
Abstract: 本发明涉及基于背面接触的管芯边缘保护环。描述了一种保护环。在示例中，半导体管芯包括有源器件层，该有源器件层包括多个纳米带器件。电介质结构位于有源器件层之上。第一管芯边缘金属保护环位于电介质结构中并且围绕多个纳米带器件的外周。多个金属化层位于电介质结构中并且在第一管芯边缘金属保护环内。多个直接背面接触延伸到有源器件层。多个背面金属化结构位于多个直接背面接触下方。多个直接背面接触连接到多个背面金属化结构。第二管芯边缘金属保护环横向围绕多个背面金属化结构。
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公开(公告)号：CN119153465A
公开(公告)日：2024-12-17
申请号：CN202311829488.4
申请日：2023-12-27
Applicant: 英特尔公司
IPC: H01L27/088 , H01L29/423 , H01L29/10 , H01L29/08 , B82Y40/00
Abstract: 描述了具有背侧接触部显露均匀性的集成电路结构以及制造具有背侧接触部显露均匀性的集成电路结构的方法。在示例中，集成电路结构包括包含多个水平堆叠的纳米线或鳍状物的集成电路结构。栅极堆叠体位于多个水平堆叠的纳米线或鳍状物之上。外延源极或漏极结构位于多个水平堆叠的纳米线或鳍状物的一端处。导电源极或漏极接触部竖直地位于外延源极或漏极结构的底部之下并且与外延源极或漏极结构的底部接触。导电源极或漏极接触部位于隔离层中的腔体中。隔离层在栅极堆叠体之下横向地延伸。
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公开(公告)号：CN109690785B
公开(公告)日：2022-08-30
申请号：CN201680088794.9
申请日：2016-09-30
Applicant: 英特尔公司
IPC: H01L29/78 , H01L29/66 , H01L29/417 , H01L21/8238 , H01L27/092
Abstract: 公开了用于两侧金属化(MOBS)的半导体器件的背面源极/漏极(S/D)替换的技术。本文描述的技术提供了方法来恢复或以其他方式促成低接触电阻，从而减小或消除使晶体管性能降低的寄生外部电阻。在一些情况下，所述技术包括：在包括一个或多个晶体管器件的器件层的正面处理期间形成牺牲S/D材料和种子层。然后可以将器件层反转并结合到主晶圆。然后可以通过研磨、蚀刻和/或CMP工艺执行器件层的背面露出。然后可以使用种子层作为蚀刻停止部且通过背面S/D接触沟槽去除牺牲S/D材料，随后形成从种子层生长的相对高掺杂的最终S/D材料，以提供增强的欧姆接触属性。可以描述和/或公开了其他实施例。
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公开(公告)号：CN107210269B
公开(公告)日：2020-07-28
申请号：CN201580075836.0
申请日：2015-03-11
Applicant: 英特尔公司
Inventor： R·C·迪亚斯 , T·N·安徳留先科夫 , M·J·科布林斯基 , A·阿列克索夫 , D·W·斯坦斯
IPC: H01L23/16 , H01L23/31 , H01L23/498 , H01L23/00
Abstract: 本发明的实施例包括一种微电子器件以及用于形成微电子器件的方法。在实施例中，微电子器件包括半导体管芯，该半导体管芯具有一个或多个管芯接触部，该一个或多个管芯接触部均通过导电迹线电耦合到接触焊盘。半导体管芯具有第一弹性模量。微电子器件还可以包括位于半导体管芯和导电迹线上方的封装层。封装层可以具有小于第一弹性模量的第二弹性模量。微电子器件还可以包括位于封装层内的第一应变重分布层。第一应变重分布层具有覆盖导电迹线的一部分和半导体管芯的覆盖区。应变重分布层具有小于第一弹性模量且大于第二弹性模量的第三弹性模量。
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