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公开(公告)号：CN106847814A
公开(公告)日：2017-06-13
申请号：CN201710001499.1
申请日：2011-12-19
Applicant: 英特尔公司
IPC: H01L27/092 , H01L21/8238 , H01L21/84 , H01L27/12 , H01L29/423 , H01L21/335 , H01L29/775 , H01L29/786 , B82Y10/00
CPC classification number: H01L21/845 , B82Y10/00 , H01L21/0228 , H01L21/02532 , H01L21/02546 , H01L21/30604 , H01L21/823807 , H01L21/823821 , H01L21/8258 , H01L27/092 , H01L27/0922 , H01L27/0924 , H01L27/1211 , H01L29/0673 , H01L29/16 , H01L29/20 , H01L29/205 , H01L29/42392 , H01L29/66439 , H01L29/66469 , H01L29/775 , H01L29/785 , H01L29/7853 , H01L29/78696
Abstract: 公开了用于在同一衬底(例如硅)上的异质材料，例如III‑V族半导体材料和IV族半导体(例如Ge)的共同集成的架构和技术。在实施例中，具有交替的纳米线和牺牲层的多层异质半导体材料堆叠体用来释放纳米线并允许完全围绕纳米线晶体管的沟道区的同轴栅极结构的形成。在实施例中，单独的PMOS和NMOS沟道半导体材料与具有交替的Ge/III‑V层的覆盖层的起始衬底共同集成。在实施例中，在单独PMOS和单独NMOS器件内的多个堆叠的纳米线的垂直集成使能给定的布局区域的相当大的驱动电流。
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公开(公告)号：CN106030812B
公开(公告)日：2019-09-24
申请号：CN201480076167.4
申请日：2014-03-27
Applicant: 英特尔公司
Abstract: 讨论了与具有锗锡的集成电路和晶体管、包含这些晶体管的系统、以及用于形成这种集成电路的方法相关的技术。这些晶体管包括沟道区，该沟道区包括鳍部的锗锡部分，以使得鳍部包括被设置在衬底上方的缓冲层以及被设置在缓冲层上方的锗锡部分。
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公开(公告)号：CN103999226B
公开(公告)日：2017-02-15
申请号：CN201180075625.9
申请日：2011-12-19
Applicant: 英特尔公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L21/845 , B82Y10/00 , H01L21/0228 , H01L21/02532 , H01L21/02546 , H01L21/30604 , H01L21/823807 , H01L21/823821 , H01L21/8258 , H01L27/092 , H01L27/0922 , H01L27/0924 , H01L27/1211 , H01L29/0673 , H01L29/16 , H01L29/20 , H01L29/205 , H01L29/42392 , H01L29/66439 , H01L29/66469 , H01L29/775 , H01L29/785 , H01L29/7853 , H01L29/78696
Abstract: 公开了用于在同一衬底(例如硅)上的异质材料，例如III-V族半导体材料和IV族半导体(例如Ge)的共同集成的架构和技术。在实施例中，具有交替的纳米线和牺牲层的多层异质半导体材料堆叠体用来释放纳米线并允许完全围绕纳米线晶体管的沟道区的同轴栅极结构的形成。在实施例中，单独的PMOS和NMOS沟道半导体材料与具有交替的Ge/III-V层的覆盖层的起始衬底共同集成。在实施例中，在单独PMOS和单独NMOS器件内的多个堆叠的纳米线的垂直集成使能给定的布局区域的相当大的驱动电流。
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Patent Agency Ranking
公开(公告)号：CN103999226A
公开(公告)日：2014-08-20
申请号：CN201180075625.9
申请日：2011-12-19
Applicant: 英特尔公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L21/845 , B82Y10/00 , H01L21/0228 , H01L21/02532 , H01L21/02546 , H01L21/30604 , H01L21/823807 , H01L21/823821 , H01L21/8258 , H01L27/092 , H01L27/0922 , H01L27/0924 , H01L27/1211 , H01L29/0673 , H01L29/16 , H01L29/20 , H01L29/205 , H01L29/42392 , H01L29/66439 , H01L29/66469 , H01L29/775 , H01L29/785 , H01L29/7853 , H01L29/78696
Abstract: 本发明公开了用于在同一衬底(例如硅)上的异质材料，例如III-V族半导体材料和IV族半导体(例如Ge)的共同集成的架构和技术。在实施例中，具有交替的纳米线和牺牲层的多层异质半导体材料堆叠体用来释放纳米线并允许完全围绕纳米线晶体管的沟道区的同轴栅极结构的形成。在实施例中，单独的PMOS和NMOS沟道半导体材料与具有交替的Ge/III-V层的覆盖层的起始衬底共同集成。在实施例中，在单独PMOS和单独NMOS器件内的多个堆叠的纳米线的垂直集成使能给定的布局区域的相当大的驱动电流。
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公开(公告)号：CN118738062A
公开(公告)日：2024-10-01
申请号：CN202311813777.5
申请日：2023-12-26
Applicant: 英特尔公司
Abstract: 一种集成电路装置，包括：电阻器，形成在非晶体衬底上，所述电阻器包括：栅极电极；栅极电介质，与所述栅极电极接触；源极电极和漏极电极；以及薄膜晶体管(TFT)沟道材料，耦合在所述源极电极和所述漏极电极之间。
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公开(公告)号：CN106847814B
公开(公告)日：2020-12-08
申请号：CN201710001499.1
申请日：2011-12-19
Applicant: 英特尔公司
IPC: H01L27/092 , H01L21/8238 , H01L21/84 , H01L27/12 , H01L29/423 , H01L21/335 , H01L29/775 , H01L29/786 , B82Y10/00
Abstract: 公开了用于在同一衬底(例如硅)上的异质材料，例如III‑V族半导体材料和IV族半导体(例如Ge)的共同集成的架构和技术。在实施例中，具有交替的纳米线和牺牲层的多层异质半导体材料堆叠体用来释放纳米线并允许完全围绕纳米线晶体管的沟道区的同轴栅极结构的形成。在实施例中，单独的PMOS和NMOS沟道半导体材料与具有交替的Ge/III‑V层的覆盖层的起始衬底共同集成。在实施例中，在单独PMOS和单独NMOS器件内的多个堆叠的纳米线的垂直集成使能给定的布局区域的相当大的驱动电流。
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公开(公告)号：CN110968474A
公开(公告)日：2020-04-07
申请号：CN201910789664.3
申请日：2019-08-26
Applicant: 英特尔公司
Abstract: 公开了用于使用人工智能来管理可变状态计算设备的操作的方法和装置。示例计算设备包括硬件平台。示例计算设备还包括人工智能(AI)引擎，用于：确定设备的上下文；并基于设备的上下文的预期变化来调节硬件平台的操作。该调节修改了设备的计算效率、设备的功率效率、或设备的存储器响应时间中的至少一者。
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公开(公告)号：CN106030812A
公开(公告)日：2016-10-12
申请号：CN201480076167.4
申请日：2014-03-27
Applicant: 英特尔公司
CPC classification number: H01L29/161 , H01L21/823412 , H01L21/823431 , H01L21/823807 , H01L21/823821 , H01L27/0886 , H01L27/0924 , H01L27/1104 , H01L29/1054 , H01L29/165 , H01L29/66795 , H01L29/7848 , H01L29/785
Abstract: 讨论了与具有锗锡的集成电路和晶体管、包含这些晶体管的系统、以及用于形成这种集成电路的方法相关的技术。这些晶体管包括沟道区，该沟道区包括鳍部的锗锡部分，以使得鳍部包括被设置在衬底上方的缓冲层以及被设置在缓冲层上方的锗锡部分。
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