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公开(公告)号：CN118053740A
公开(公告)日：2024-05-17
申请号：CN202311511867.9
申请日：2023-11-14
Applicant: IMEC 非营利协会
IPC: H01L21/033 , H01L21/3213 , H01L21/28 , H01L29/66
Abstract: 该方法应用三个硬掩模(4，6，16)的组合和掩模材料(5，15)的沉积，连同两个间隔物(8，18)的使用，来将经图案化特征(3a‑3g)之间的距离限定为低至几纳米。该方法的步骤被配置成在目标层(3)上产生最终硬掩模图案，其中最终硬掩模随后在单个蚀刻步骤中被转移到目标层，使得目标层被形成在其上的表面在所述最终转移之前不受任何工艺步骤的影响。这确保了图案特征下方的区域不受诸如等离子体蚀刻之类的工艺步骤的影响。因此，该方法非常适合于产生适用于量子点器件的紧密间隔开的特征的图案。
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公开(公告)号：CN115706051A
公开(公告)日：2023-02-17
申请号：CN202210962275.8
申请日：2022-08-11
Applicant: IMEC 非营利协会
IPC: H01L21/768 , H01L23/522 , H01L23/528 , H01L23/535 , H01L23/48
Abstract: 根据本发明的方法，在用于制造IC的器件晶片的半导体层中形成沟槽，然后在沟槽的侧壁上沉积衬层。从沟槽的底部移除衬层，并且沟槽可被各向异性地加深以形成沟槽的延伸部。这可以沿沟槽的全长进行，或通过应用掩模来局部地进行。随后应用蚀刻工艺，其中半导体材料被从延伸部向外移除，从而形成比沟槽更宽的腔。蚀刻工艺相对于衬层是选择性的，使得腔基本上形成在衬层下方。然后，可能在形成第二衬层之后，用导电材料填充由沟槽和腔形成的组合空间。这导致形成由沟槽的区域中的窄部和腔的区域中的较宽部组成的埋入式互连轨。较宽部可以通过TSV连接从半导体层的背侧接触，从而在所述TSV连接和埋入式轨之间实现大的接触面积。
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公开(公告)号：CN108231591B
公开(公告)日：2021-05-04
申请号：CN201711191281.3
申请日：2017-11-24
Applicant: IMEC 非营利协会
IPC: H01L21/336 , H01L29/78 , B82Y10/00
Abstract: 一种形成包含水平纳米线的半导体器件的方法(100)。该方法包括提供(110)包含至少一个鳍片的半导体结构，所述鳍片包含交替的牺牲材料(4)层和纳米线材料(3)层的堆叠，所述半导体结构包含部分覆盖层堆叠的伪栅极(7)；至少部分地除去(130)紧邻伪栅极(7)在纳米线材料(3)层之间的牺牲材料(4)，由此形成空隙(14)；在空隙(14)内提供(140)间隔材料，由此形成内间隔(15)；除去(150)伪栅极(7)；选择性除去(160)被伪栅极覆盖的那部分鳍片中的牺牲材料(4)，由此释放纳米线，其中在除去伪栅极(7)和牺牲材料(4)以释放纳米线之前提供内间隔(15)。
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公开(公告)号：CN116344372A
公开(公告)日：2023-06-27
申请号：CN202211626839.7
申请日：2022-12-16
Applicant: IMEC 非营利协会
IPC: H01L21/66 , H01L21/68 , H01L21/8234
Abstract: 一种半导体结构(9)，包括：器件区(2)，包括：第一层(3)中的第一结构(21)，第一结构具有在第一层(3)的顶表面(31)上方的顶表面(211)，以及在第一层(3)的顶部上的第二层(4)中的第二结构(22)，其中第一结构(21)被钉扎在第二结构(22)中，用于光学地评估第二结构(22)与第一结构(21)之间的覆盖误差的光学覆盖计量区(1)，包括：第一层(3)中的第三结构(12)，第三结构具有在第一层(3)的顶表面(31)上方的顶表面(121)，第二层(4)中的第四结构(13)，其中第三结构(12)和第四结构(13)的组合模仿第一结构(21)和第二结构(22)的组合，以及第一层(3)中的用作参考结构的第五结构(11)。
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公开(公告)号：CN116190307A
公开(公告)日：2023-05-30
申请号：CN202210718865.6
申请日：2022-06-23
Applicant: IMEC 非营利协会
IPC: H01L21/768 , H01L23/522 , H01L23/528
Abstract: 公开了一种用于形成用于半导体器件的互连结构(10)的方法，其中第一导电层被蚀刻以在第一和第二导电线(101、108)上方形成一组第三导电线(113)。第三导电线中的至少一者包括形成到第二导电线的第一通路连接(114)的接触部。该方法还包括在该组第三导电线的侧壁上形成间隔物(115)，以及在两个相邻间隔物之间形成延伸至下层第一导电线的通路孔(116)。沉积第二导电层，填充该通路孔以形成第二通路连接(118)并形成在间隔物之间延伸的一组第四导电线(119)。
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Patent Agency Ranking
公开(公告)号：CN114597160A
公开(公告)日：2022-06-07
申请号：CN202110718250.9
申请日：2021-06-28
Applicant: IMEC 非营利协会
Inventor： 陶铮
IPC: H01L21/768
Abstract: 本发明的实施方式涉及一种形成半导体产品的方法，该方法包括：提供包括埋入式电源轨的基材；在埋入式电源轨上的接触表面处形成牺牲塞；应用线路前端模块，用于在半导体基材中形成器件；提供通孔，其穿过前端模块所施加的层，连接埋入式电源轨上的牺牲塞；选择性地移除牺牲塞，从而在埋入式电源轨上方获得腔体；用金属填充腔体以将器件与埋入式电源轨电连接，其中牺牲塞形成为使得接触表面面积大于通孔的平行于接触表面的横截面的面积。
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公开(公告)号：CN118471908A
公开(公告)日：2024-08-09
申请号：CN202311361067.3
申请日：2023-10-19
Applicant: IMEC 非营利协会
IPC: H01L21/8238 , H01L21/768
Abstract: 本公开涉及一种用于形成半导体器件的方法，该方法包括：在基板上形成器件结构，该器件结构包括鳍结构，该鳍结构包括一对源极/漏极体和在该对源极/漏极体之间的沟道区，该沟道区包括至少一个沟道层，并且该器件结构还包括跨该鳍结构的沟道区延伸的栅极结构；在该源极/漏极体上形成金属层；蚀刻该金属层以在该源极/漏极体上限定相应的源极/漏极触点；以及在该栅极结构和该源极/漏极触点上沉积层间介电层。
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公开(公告)号：CN116190308A
公开(公告)日：2023-05-30
申请号：CN202211403548.1
申请日：2022-11-10
Applicant: IMEC 非营利协会
IPC: H01L21/768 , H01L23/538
Abstract: 公开了一种用于形成半导体器件的互连结构(10)的方法，其中导电层被形成在绝缘层(103)上并被蚀刻以形成第一导电线(101)。此后，间隔物(104)被形成在第一导电线的第一端部的侧壁上。该方法还包括形成平行于所述第一导电线的具有第二端部的第二导电线(108)，其中第二端部的侧壁被布置成邻接间隔物，使得第一和第二金属线沿着相同的线路延伸并且被间隔物分隔开。槽(109)被形成在第二金属线中，沿着第二金属线的一部分延伸，并且第二掩膜层(110)被布置在该槽中。
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公开(公告)号：CN113437024A
公开(公告)日：2021-09-24
申请号：CN202110301663.7
申请日：2021-03-22
Applicant: IMEC 非营利协会
IPC: H01L21/8238 , H01L27/092
Abstract: 一种用于部分填充正在构造的半导体器件中的两个叠加结构之间的空间的方法，包括以下步骤：a.提供在其间具有所述空间的两个叠加结构，b.用热塑材料完全填充所述空间，c.移除存在于该空间中的热塑材料的第一部分，该第一部分包括该热塑材料的顶面的至少一部分，由此在所述空间中留下具有一高度的剩余热塑材料，以及d.加热该剩余光敏热塑材料以降低其高度。
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公开(公告)号：CN108242470B
公开(公告)日：2023-10-13
申请号：CN201711346582.9
申请日：2017-12-15
Applicant: IMEC 非营利协会
IPC: H01L29/78 , H01L21/336 , B82Y30/00 , B82Y40/00
Abstract: 一种形成水平纳米线的方法，该方法包括提供基板，所述基板包括电介质层和鳍结构，所述鳍结构包括从电介质层突出的部分，所述突出的部分是部分未掩蔽的，且包含由第一材料层交替且重复地与第二材料层叠置构成的多层堆叠；通过进行一个循环来形成水平纳米线，所述循环包括选择性除去第一材料，直到第二材料的水平纳米线悬浮在部分未掩蔽的突出部分的剩余部分上方，在该剩余部分上形成牺牲层，同时保持悬浮的水平纳米线未被覆盖，在悬浮的水平纳米线上选择性设置覆盖层，然后除去牺牲层。水平纳米线从顶部开始悬浮，在底部水平纳米线悬浮后除去覆盖层。
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