公开(公告)号：CN109508173A

公开(公告)日：2019-03-22

申请号：CN201810923369.8

申请日：2018-08-14

Applicant: 英特尔公司

Inventor： M·朗哈默尔 ,  B·帕斯卡

IPC: G06F7/485

CPC classification number: G06F7/485 ,  G06F5/012 ,  G06F7/49915 ,  H03K19/17724 ,  H03K19/17744 ,  H03K19/1776 ,  G06F7/4876 ,  G06F7/49947

Abstract: 一种集成电路可以包括浮点加法器。所述加法器可以使用具有近路径和远路径的双路径加法器架构来实施。所述近路径可以包括前导零预测器(LZA)、用于将指数值与LZA计数进行比较的比较电路、以及用于处理次正规数的相关联电路。所述远路径可以包括用于计算所接收的指数值与最小指数值之间的差的减法电路、用于并行地将远较大尾数值和远较小尾数值移位的至少两个移位器、以及用于处理次正规数的相关联电路。所述加法器可以被动态配置为支持在输入和输出处处理FP16的第一模式、处理经修改的FP16’输入的第二模式、以及在输入和输出处处理FP16’的第三模式。

公开(公告)号：CN104321741A

公开(公告)日：2015-01-28

申请号：CN201380028676.5

申请日：2013-06-19

Applicant: 英特尔公司

Inventor： S·萨姆德若拉 ,  G·玛格里斯 ,  M·卢彭 ,  D·R·迪泽尔

IPC: G06F9/06 ,  G06F9/30

CPC classification number: G06F7/4876 ,  G06F7/483 ,  G06F7/485 ,  G06F7/4991 ,  G06F7/49915 ,  G06F7/5443 ,  G06F2207/4802

Abstract: 公开了将双舍入组合浮点乘法和加法功能作为标量或向量SIMD指令或融合的微操作来提供的方法、装置、指令和逻辑。实施例包括检测浮点(FP)乘法操作和将FP乘法的结果指定为源操作数的后续的FP操作。FP乘法和后续的FP操作被编码为组合FP操作，包括对FP乘法的结果的舍入和随后的后续的FP操作。所述组合的FP操作的编码可被存储并利用融合的乘法－加法硬件来执行以作为可执行线程部分的一部分，该融合的乘法－加法硬件包括对FP乘法器的乘积的溢出检测、用于基于FP乘法器的乘积中存在溢出或无溢出而利用不同的舍入输入将第三操作数加数尾数与FP乘法器的乘积相加的第一和第二FP加法器。分别利用溢出检测来选择最终结果。

公开(公告)号：CN108628589A

公开(公告)日：2018-10-09

申请号：CN201810247688.1

申请日：2018-03-23

Applicant: 畅想科技有限公司

Inventor： 肯尼斯·罗威尔斯

IPC: G06F7/575

CPC classification number: H03M7/24 ,  G06F5/012 ,  G06F7/483 ,  G06F7/49915 ,  G06F7/575

Abstract: 本公开涉及浮点到定点转换。一种二进制逻辑电路，用于将数字从浮点格式转换为定点格式，浮点格式具有指数E、指数偏差B＝2ew-1-1、以及包括mw位的尾数M的有效数，定点格式具有iw位的整数宽度和fw位的小数宽度，该电路包括：偏移单元，被配置为将浮点数的指数偏移等于(iw-1-sy)的偏移值以生成sw位的移位值sv，sv＝(B-E)+(iw-1-sy)，该偏移值等于在定点格式中发生溢出之前有效数能够左移位的最大数量；右移位器，可操作以接收包括从有效数得出的经过格式化的位集合的有效数输入，该移位器被配置为将该输入右移位等于移位值的k个最低有效位所表示的值的位数以生成输出结果，其中，bitwidth[min(2ew-1-1，iw-1-sy)+min(2ew-1-2，fw)]≤k≤sw，其中对于有符号浮点数sy＝1，并且对于无符号浮点数sy＝0。

公开(公告)号：CN104321741B

公开(公告)日：2018-03-30

申请号：CN201380028676.5

申请日：2013-06-19

Applicant: 英特尔公司

Inventor： S·萨姆德若拉 ,  G·玛格里斯 ,  M·卢彭 ,  D·R·迪泽尔

IPC: G06F9/06 ,  G06F9/30

CPC classification number: G06F7/4876 ,  G06F7/483 ,  G06F7/485 ,  G06F7/4991 ,  G06F7/49915 ,  G06F7/5443 ,  G06F2207/4802

Abstract: 公开了将双舍入组合浮点乘法和加法功能作为标量或向量SIMD指令或融合的微操作来提供的方法、装置、指令和逻辑。实施例包括检测浮点(FP)乘法操作和将FP乘法的结果指定为源操作数的后续的FP操作。FP乘法和后续的FP操作被编码为组合FP操作，包括对FP乘法的结果的舍入和随后的后续的FP操作。所述组合的FP操作的编码可被存储并利用融合的乘法－加法硬件来执行以作为可执行线程部分的一部分，该融合的乘法－加法硬件包括对FP乘法器的乘积的溢出检测、用于基于FP乘法器的乘积中存在溢出或无溢出而利用不同的舍入输入将第三操作数加数尾数与FP乘法器的乘积相加的第一和第二FP加法器。分别利用溢出检测来选择最终结果。

公开(公告)号：CN102378960A

公开(公告)日：2012-03-14

申请号：CN201180001677.1

申请日：2011-04-12

Applicant: 日本电气株式会社

Inventor： 柴山充文

IPC: G06F7/57

CPC classification number: H03M7/24 ,  G06F7/49915 ,  G06F7/49942

Abstract: 提供了一种半导体集成电路和一种指数技术方法，当用公共指数归一化多个数据时，加速指数计算并且减小电路规模和功耗。当用公共指数归一化多个数据时，半导体集成电路50计算多个数据的指数。半导体集成电路50包括：比特串产生器51，产生第二比特串，所述第二比特串包含具有过渡值或非过渡值的比特，过渡值指示对于构成数据的第一比特串的每对相邻比特而言相邻比特的值是不同的，非过渡值指示对于构成数据的第一比特串的每对相邻比特而言相邻比特的值是相同的；以及指数计算器，基于多个第二比特串的过渡值的比特位置，来计算多个数据的指数，所述第二比特串是相应地从构成多个数据的多个第一比特串产生的。

公开(公告)号：CN107077322A

公开(公告)日：2017-08-18

申请号：CN201580058291.2

申请日：2015-09-18

Applicant: ARM 有限公司

Inventor： 戴维·雷蒙德·卢茨 ,  内尔·伯吉斯 ,  克里斯托弗·尼尔·海因兹

IPC: G06F7/499 ,  G06F9/30 ,  G06F11/36

CPC classification number: G06F7/483 ,  G06F5/012 ,  G06F7/38 ,  G06F7/48 ,  G06F7/4991 ,  G06F7/49915 ,  G06F7/49921 ,  G06F7/49942 ,  G06F7/506 ,  G06F7/507 ,  G06F9/3001 ,  G06F9/30014 ,  G06F9/30018 ,  G06F9/30025 ,  G06F9/30036 ,  G06F9/30112 ,  G06F9/3016 ,  G06F9/30185 ,  G06F9/30192 ,  G06F9/3885 ,  G06F11/3404 ,  G06F11/3476 ,  G06F11/348 ,  G06F11/3636 ,  G06F11/3644 ,  G06F11/3648 ,  G06F17/16 ,  G06F2201/865 ,  G06F2207/483 ,  H03M7/12 ,  H03M7/24

Abstract: 一种装置包括处理电路，该处理电路执行转换运算以将包括表示二进制值的各个位有效性部分的多个数据元素的向量转换为包括所述二进制值的替代表示的标量值。

公开(公告)号：CN102378960B

公开(公告)日：2014-07-30

申请号：CN201180001677.1

申请日：2011-04-12

Applicant: 日本电气株式会社

Inventor： 柴山充文

IPC: G06F7/57

CPC classification number: H03M7/24 ,  G06F7/49915 ,  G06F7/49942

Abstract: 提供了一种半导体集成电路和一种指数技术方法，当用公共指数归一化多个数据时，加速指数计算并且减小电路规模和功耗。当用公共指数归一化多个数据时，半导体集成电路50计算多个数据的指数。半导体集成电路50包括：比特串产生器51，产生第二比特串，所述第二比特串包含具有过渡值或非过渡值的比特，过渡值指示对于构成数据的第一比特串的每对相邻比特而言相邻比特的值是不同的，非过渡值指示对于构成数据的第一比特串的每对相邻比特而言相邻比特的值是相同的；以及指数计算器，基于多个第二比特串的过渡值的比特位置，来计算多个数据的指数，所述第二比特串是相应地从构成多个数据的多个第一比特串产生的。

公开(公告)号：CN1967468A

公开(公告)日：2007-05-23

申请号：CN200610147067.3

申请日：2006-11-14

Applicant: 国际商业机器公司

Inventor： M·R·塔布斯 ,  A·P·弗雷迈耶尔 ,  S·M·当斯

IPC: G06F7/57 ,  G06F9/302 ,  G06F9/38

CPC classification number: G06F7/4873 ,  G06F7/49915 ,  G06F2207/3884 ,  G06F2207/5356

Abstract: 在第一方面中，提供一种使用浮点流水线逻辑的倒数估计计算的第一方法。所述第一方法包括以下步骤：(1)接收当被表示为浮点数时具有指数和尾数的、将对其执行倒数估计计算的输入值；(2)确定所述指数是否是多个预定的数中的一个；以及(3)如果所述指数是所述多个预定的数中的一个，则调整多个修正的尾数位中的至少一个(例如，前导零预测器(LZA)逻辑内部的尾数位)以及所述指数，以便预防所述倒数估计计算的下溢结果。许多其它方面被提供。

公开(公告)号：CN104657107A

公开(公告)日：2015-05-27

申请号：CN201410659121.7

申请日：2014-11-18

Applicant: 三星电子株式会社

Inventor： 埃里克·C·昆尼尔

IPC: G06F7/485

CPC classification number: G06F7/485 ,  G06F7/49915 ,  G06F7/49936 ,  G06F7/50

Abstract: 提供一种浮点加法器、通过浮点加法器执行的方法和信息处理系统。根据一个总体方面，一种设备可包括：浮点加法单元，包括Far路径电路、Close路径电路和最后结果选择器电路。Far路径电路可被构造为不管操作数或结果是否包括规格化数或非规格化数，基于两个浮点数的加法或减法来计算Far路径结果。Close路径电路可被构造为不管操作数或结果是否包括规格化数或非规格化数，基于两个浮点操作数的减法来计算Close路径结果。最后结果选择器电路可被构造为至少部分基于两个浮点操作数的指数部分的差的量在Far路径结果和Close路径结果之间进行选择。

公开(公告)号：CN103069381A

公开(公告)日：2013-04-24

申请号：CN201080068867.0

申请日：2010-07-01

Applicant: 瑞典爱立信有限公司

Inventor： 浅中和典

IPC: G06F7/483

CPC classification number: G06F7/4833 ,  G06F7/485 ,  G06F7/49915 ,  H03M7/24

Abstract: 本发明的一方面将提供用于从输入定点数生成包括符号比特字段(S)、指数字段(E)和循环尾数字段(M)的循环浮点数的循环浮点数生成器(400)。生成器将在定点数中的输入比特指派到多个槽，生成符号比特字段(S)，基于前导有效比特的比特位置生成指数字段(E)，以及通过提取第一比特群组和第二比特群组，并且通过在第二比特群组的最后比特后提供第一比特群组的开始比特，生成尾数字段(M)。