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公开(公告)号：WO2010131104A3
公开(公告)日：2011-05-12
申请号：PCT/IB2010001099
申请日：2010-05-12
Applicant: ST MICROELECTRONICS GRENOBLE 2 , JACQUET DAVID , SCHNEIDER OLIVIER
Inventor： JACQUET DAVID , SCHNEIDER OLIVIER
IPC: G06F1/32
CPC classification number: G06F1/3203 , G06F1/324 , G06F1/3243 , G06F1/3296 , Y02D10/126 , Y02D10/152 , Y02D10/172
Abstract: The present invention relates to a method for controlling the activation of a circuit (PRCU) clocked by a clock signal (CLK), the method comprising a phase of activating the circuit comprising simultaneous steps of increasing a supply voltage (Vs) of the circuit until a nominal supply voltage is reached, and of increasing a frequency of the clock signal until a nominal frequency is reached, the circuit being configured for operating within a certain range of supply voltage values and a certain range of clock signal frequencies below the nominal supply voltage and the nominal frequency.
Abstract translation: 本发明涉及一种用于控制由时钟信号（CLK）定时的电路（PRCU）的激活的方法，该方法包括激活该电路的相位，包括同时增加电路的电源电压（Vs）的步骤，直到 达到标称电源电压，并且增加时钟信号的频率，直到达到额定频率，该电路被配置为在一定范围的电源电压值和低于额定电源电压的某一范围的时钟信号频率 和标称频率。
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2.发明公开公开(公告)号：US20230185571A1
公开(公告)日：2023-06-15
申请号：US18048757
申请日：2022-10-21
Applicant: ST Microelectronics (Grenoble 2) SAS
Inventor： Valerie Assemat , Jeremy Ribeiro De Freitas , Edwin Hilkens , Isabelle Carnel
IPC: G06F9/30
CPC classification number: G06F9/3013 , G06F9/3001
Abstract: In an embodiment an integrated circuit includes a hardware calculator configured to calculate in parallel a first output component Yn−1 of a first rank n−1 and a second output component Yn of a second rank n which is higher than and consecutive to the first rank, according to the formula: Ym=Σk=0N−1bkxm−k, in a series of operations, wherein the hardware calculator includes a first calculation path dedicated to the first output component Yn−1, a second calculation path dedicated to the second output component Yn, wherein, for each operation, a first register is configured to contain a pair of first factors {xi, xi−1} corresponding to terms {bkxm−k}[k;k+1]m=n−1 of an operation in the first path, a second register is configured to contain a pair of second factors {bj, bj+1} corresponding to terms {bkxm−k}[k;k+1]m=n−1 of the operation in the first path, and a third register is configured to contain a pair of second factors {bj+2, bj+3} corresponding to terms {bkxm−k}[k+2;k+3]m=n−1 of the next operation in the first path.
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公开(公告)号：US20230403019A1
公开(公告)日：2023-12-14
申请号：US18314529
申请日：2023-05-09
Applicant: ST Microelectronics ( Grenoble 2 ) SAS
Inventor： Laurent Simony
CPC classification number: H03M1/0845 , H04N25/70
Abstract: In an embodiment a digital-to-analog converter includes a plurality of first capacitors, each having a first electrode and a second electrode, wherein the second electrodes are connected together and are connected to an inverting input of a first amplifier stage having its non-inverting input coupled to ground, a plurality of first switches, each of the first capacitors having its first electrode connected to a corresponding one of the first switches, wherein each of the first switches is configured to occupy a first state where the first electrode of a corresponding first capacitor is coupled to a first reference voltage and occupy a second state where the first electrode of the corresponding first capacitor is coupled to a second reference voltage different from the first reference voltage, a capacitive feedback circuit connected between the inverting input and an output of the first amplifier stage, the capacitive feedback circuit including at least one second capacitor and a controller.
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公开(公告)号：FR3090197B1
公开(公告)日：2023-01-06
申请号：FR1872789
申请日：2018-12-12
Inventor： COFFY ROMAIN , LAURENT PATRICK , SCHWARZ LAURENT
Abstract: Dispositif électronique comprenant une puce électronique (2) dont une face avant est pourvue d’au moins un plot de connexion électrique (4), un bloc surmoulé (6) d’encapsulation de la puce comprenant une couche avant (7) recouvrant au moins partiellement la face avant de la puce, dans lequel le bloc d’encapsulation (6) présente un trou traversant (9) au-dessus du plot de la puce, dans lequel la paroi du trou est recouverte d’une couche métallique intérieure (10) jointe au plot avant de la puce et une zone locale (11) de la face avant de la puce est recouverte d’une couche métallique avant locale (12) jointe à la couche métallique intérieure, de sorte à former une connexion électrique, et dans lequel la couche métallique intérieure et la couche métallique avant locale sont accrochées ou ancrées à des particules additives incluses dans la matière du bloc d’encapsulation. Figure pour l’abrégé : Fig 1
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公开(公告)号：FR3100907B1
公开(公告)日：2022-12-09
申请号：FR1910189
申请日：2019-09-16
Applicant: ST MICROELECTRONICS GRENOBLE 2
Inventor： GOUEDO PASCAL
Abstract: Test de programme La présente description concerne un procédé comprenant une étape de sélection de zones mémoire (154) à partir de positions d'instructions d'un programme, les instructions occupant chacune un ou plusieurs emplacements mémoire (510), et les zones (154) comprenant pour chaque emplacement mémoire (510) un même nombre de bits, de préférence égal à un ou deux. Figure pour l'abrégé : Fig. 5
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Patent Agency Ranking
公开(公告)号：FR3123463A1
公开(公告)日：2022-12-02
申请号：FR2105715
申请日：2021-05-31
Applicant: ST MICROELECTRONICS RES & DEV LTD , ST MICROELECTRONICS GRENOBLE 2 , ST MICROELECTRONICS ALPS SAS
Inventor： MERMILLOD-ANSELME QUENTIN , BOUCHENE SALIM , CALEY ADAM
IPC: G02B27/02
Abstract: ENSEMBLE COMPRENANT UN ECRAN D’AFFICHAGE ET UN EMETTEUR DE LUMIERE OPTIQUE ET DISPOSITIF ELECTRONIQUE COMPRENANT UN TEL ENSEMBLE La présente description concerne un ensemble (10) pour un dispositif électronique comprenant :- un écran d’affichage (300) ;- un émetteur de lumière optique (100) adapté à émettre un faisceau de lumière infrarouge ou proche infrarouge (501) à travers l’écran d’affichage ;ledit émetteur de lumière optique et ledit écran d’affichage étant du type dans lequel, quand un faisceau de lumière non polarisée en provenance de l’émetteur de lumière optique passe à travers une région (301) de l’écran d’affichage, une tache blanche (601) d’une première intensité se forme dans ladite région ;- un polariseur de lumière (200) positionné entre l’émetteur de lumière optique (100) et l’écran d’affichage (300), ledit polariseur de lumière étant orienté de manière à ce qu’une tache blanche (602) d’une seconde intensité, inférieure à la première intensité, se forme quand le faisceau lumineux (502), en provenance de l’émetteur de lumière optique et polarisé par le polariseur de lumière, passe à travers la région de l’écran d’affichage. Figure pour l’abrégé : Fig. 2
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公开(公告)号：FR3123160A1
公开(公告)日：2022-11-25
申请号：FR2105186
申请日：2021-05-18
Inventor： COFFY ROMAIN , KIMMICH GEORG
Abstract: Boitier à antenne La présente description concerne un boitier comprenant, dans un niveau supérieur (18) : un empilement (24) comprenant des couches isolantes (26, 28, 30) et des éléments conducteurs (32, 38) ; un élément (42), en plastique, reposant sur l'empilement et définissant une première cavité (44) ; et une antenne (14), comprenant une première piste conductrice (36) dans l'empilement et une deuxième piste conductrice (54) sur une paroi de l'élément. Figure pour l'abrégé : Fig. 1
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公开(公告)号：FR3121559A1
公开(公告)日：2022-10-07
申请号：FR2103305
申请日：2021-03-31
Applicant: ST MICROELECTRONICS GRENOBLE 2 , ST MICROELECTRONICS INT NV
Inventor： MOENECLAEY NICOLAS , GUPTA SRI RAM
IPC: H03M1/46
Abstract: Convertisseur analogique-numérique par approximations successives multicanaux La présente description concerne un convertisseur analogique-numérique par approximations successives (20) comprenant : - un convertisseur numérique-analogique (22) configuré pour recevoir un signal numérique (Dout), comprenant des premières unités de conversion (A1, A2, A3, A4, A5), chacune étant configurée pour échantillonner un signal analogique (VIN_1, VIN_2, VIN_3, VIN_4, VIN_5) par l'intermédiaire d'un premier commutateur et pour fournir un premier niveau de tension (Vn1) par l'intermédiaire d'un deuxième commutateur (SWAO1, SWAO2, SWAO3, SWAO4, SWAO5), ledit convertisseur comprenant en outre une seule deuxième unité de conversion (B) configurée pour fournir un deuxième niveau de tension (Vn2), chaque première unité de conversion comprenant un premier réseau de condensateurs (18A) et un premier réseau de commutateurs (19A) commandés par le signal numérique, la deuxième unité de conversion comprenant un deuxième réseau de condensateurs (18B) et un deuxième réseau de commutateurs (19B) ; et - un circuit de commande (13) configuré pour fermer simultanément les premiers commutateurs et pour fermer successivement les deuxièmes commutateurs pour convertir chaque signal analogique échantillonné. Figure pour l'abrégé : Fig. 3
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公开(公告)号：FR3088479B1
公开(公告)日：2022-08-05
申请号：FR1860504
申请日：2018-11-14
Applicant: ST MICROELECTRONICS GRENOBLE 2
Inventor： CAMPOS DIDIER
IPC: H01L21/02
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公开(公告)号：FR3118233A1
公开(公告)日：2022-06-24
申请号：FR2013625
申请日：2020-12-18
Inventor： MOISUC DIANA , EICHWALD CHRISTOPHE
IPC: G06F21/75 , G06F12/14 , G06F21/78 , G06F21/87 , G06K19/073
Abstract: Procédé de détection d’extraction linéaire d’information dans une unité de traitement (CPU) utilisant un registre d’instruction (IR) destiné à stocker une instruction comprenant un code d’opération (OpC), le procédé comprenant une surveillance des instructions successivement stockées dans le registre d’instruction comportant un décodage des codes d’opération, une détermination d’un nombre de codes d’opération consécutifs codant des branchements incrémentaux, et une génération d’un signal de détection (LCEdetec) si ledit nombre est supérieur ou égal à un seuil de détection (Th). Figure pour l’abrégé : Fig 3
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