公开(公告)号：CN119447069A

公开(公告)日：2025-02-14

申请号：CN202410853884.9

申请日：2024-06-28

Applicant: 瑞萨电子株式会社

Inventor： 土屋惠太 ,  仮屋崎修一 ,  坂本和夫

IPC: H01L23/488 ,  H01L23/528

Abstract: 本公开涉及半导体器件。半导体器件的所述性能可以被提高。半导体芯片的多个突出电极包括：多个第一突出电极，被布置在与绝缘层的第一区域重叠的位置处；多个第二突出电极，被布置在与所述绝缘层的第二区域重叠的位置处；以及多个第三突出电极，被布置在与所述绝缘层的第三区域重叠的位置处。所述多个第一突出电极以第一节距布置，所述多个第二突出电极以第二节距布置，并且所述多个第三突出电极以与所述第一节距和所述第二节距中的每个节距不同的第三节距布置。

公开(公告)号：CN116913889A

公开(公告)日：2023-10-20

申请号：CN202310328773.1

申请日：2023-03-30

Applicant: 瑞萨电子株式会社

Inventor： 仮屋崎修一 ,  及川隆一

IPC: H01L23/528 ,  H01L23/538 ,  H01L25/065

Abstract: 本公开涉及一种电子器件和半导体器件。布线板具有与第一半导体器件重叠的第一区域，并且具有不与第一半导体器件和第二半导体器件中的每一者重叠的第二区域。布线板的第一信号布线具有在第一区域中的第一部分和在第二区域中的第二部分。在布线板的厚度方向上，第二部分在被提供有基准电位的两个接地图案之间，而第一部分具有不位于被提供有基准电位的两个接地图案之间的部分。第一部分具有第一宽部分，第一宽部分具有比第二部分的宽度大的宽度。

公开(公告)号：CN111223836A

公开(公告)日：2020-06-02

申请号：CN201911158381.5

申请日：2019-11-22

Applicant: 瑞萨电子株式会社

Inventor： 冈安义隆 ,  仮屋崎修一

IPC: H01L23/498 ,  H01L23/488

Abstract: 本公开的各实施例涉及半导体器件和及电子设备。布线基板的下表面包括：与安装在上表面上的半导体芯片重叠的第一区域，以及围绕第一区域并且与半导体芯片不重叠的第二区域。第一区域包括第三区域和围绕第三区域的第四区域，在第三区域中未布置多个外部端子，在第四区域中布置多个外部端子。多个外部端子包括布置在第一区域的第四区域中的多个端子，以及布置在第二区域中的多个端子。多个端子包括：用于向半导体芯片的核心电路提供电源电位的多个电源端子，以及用于向半导体芯片的核心电路提供基准电位的多个基准端子。

公开(公告)号：CN109950225B

公开(公告)日：2023-03-24

申请号：CN201811573029.3

申请日：2018-12-21

Applicant: 瑞萨电子株式会社

Inventor： 中川和之 ,  土屋恵太 ,  佐藤嘉昭 ,  仮屋崎修一 ,  中条德男 ,  柳生正义 ,  植松裕

IPC: H01L23/498

Abstract: 半导体器件包括安装在布线衬底上方的半导体芯片。用于输入的信号布线和用于输出的信号布线被布置在布线衬底中的不同布线层中并且彼此重叠，用于输入的信号布线传输至半导体芯片的输入信号，用于输出的信号布线传输来自半导体芯片的输出信号。在布线衬底的厚度方向上，每个信号布线被夹置在被供给有参考电位的导体平面之间。在半导体芯片的前表面中，用于输入的信号电极和用于输出的信号电极布置在不同的行中。在用于输出的信号布线比用于输入的信号布线在布线衬底中位于更高层中的情况下，与用于输入的信号电极相比，用于输出的信号电极被布置在更靠近前表面的外边缘的行中。

公开(公告)号：CN115732460A

公开(公告)日：2023-03-03

申请号：CN202210833073.3

申请日：2022-07-14

Applicant: 瑞萨电子株式会社

Inventor： 土屋惠太 ,  仮屋崎修一 ,  御田村和宏

IPC: H01L23/498 ,  H01L23/367 ,  H01L23/552

Abstract: 本公开涉及一种半导体器件。一种布线衬底包括：第一绝缘层；形成在第一绝缘层上的接地平面；第二绝缘层，形成在第一绝缘层上，使得接地平面被第二绝缘层覆盖；形成在第二绝缘层上的第一信号布线；第三绝缘层，形成在第二绝缘层上，使得第一信号布线被第三绝缘层覆盖；以及第二信号布线，形成在第三绝缘层上并且与第一信号布线电连接。第一信号布线布置在与散热板的部分重叠的区域中。第二信号布线未布置在该区域中。接地平面具有位于与第一信号布线重叠的位置处的开口部分。开口部分形成为沿着第一信号布线延伸。

公开(公告)号：CN107039393B

公开(公告)日：2021-11-26

申请号：CN201611153554.0

申请日：2016-12-14

Applicant: 瑞萨电子株式会社

Inventor： 仮屋崎修一

IPC: H01L23/498 ,  H01L23/66

Abstract: 一种半导体器件，其具有增强的性能。半导体器件具有高速传输路径，该高速传输路径包括：第一耦合部，用于使半导体芯片与中介层电耦合；第二耦合部，用于使中介层与布线衬底耦合；以及外部端子，该外部端子形成在布线衬底的底面上。高速传输路径包括：第一传输部，该第一传输部位于中介层中以使第一和第二耦合部电耦合；以及第二传输部，该第二传输部位于布线衬底中以使第二耦合部与外部端子电耦合。高速传输路径与校正电路耦合，其中一个边缘与位于第二传输部中途的分支部耦合，并且另一个边缘与电容元件耦合，并且电容元件形成在中介层中。

公开(公告)号：CN105826300B

公开(公告)日：2019-10-18

申请号：CN201610008571.9

申请日：2016-01-07

Applicant: 瑞萨电子株式会社

Inventor： 仮屋崎修一 ,  白井航 ,  及川隆一 ,  久保山贤一

IPC: H01L23/538 ,  H01L25/065

Abstract: 本发明涉及一种半导体器件。为了提高在半导体芯片之间耦合的内插板的信号传输可靠性。参考电位布线和参考电位布线设置在内插板的第一布线层中设置的信号布线的两个相邻侧。而且，参考电位布线和参考电位布线设置在内插板的第二布线层中设置的信号布线的两个相邻侧。而且，信号布线和信号布线在平面图中彼此交叉。第一布线层的参考电位布线以及第二布线层的参考电位布线在它们的交叉部的周边处彼此耦合。

公开(公告)号：CN104103627A

公开(公告)日：2014-10-15

申请号：CN201410140385.1

申请日：2014-04-09

Applicant: 瑞萨电子株式会社

Inventor： 仮屋崎修一 ,  及川隆一

IPC: H01L23/538 ,  H01L23/552

CPC classification number: H01L23/5222 ,  H01L23/49816 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/49838 ,  H01L23/66 ,  H01L24/13 ,  H01L24/16 ,  H01L24/32 ,  H01L24/73 ,  H01L25/0655 ,  H01L2223/6616 ,  H01L2223/6655 ,  H01L2224/131 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/73153 ,  H01L2224/73204 ,  H01L2924/12042 ,  H01L2924/13091 ,  H01L2924/1431 ,  H01L2924/1434 ,  H01L2924/15174 ,  H01L2924/15184 ,  H01L2924/15192 ,  H01L2924/15311 ,  H01L2924/15788 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/014 ,  H01L2924/00

Abstract: 本发明涉及半导体器件以及互连基板。半导体基板包括半导体芯片以及互连基板。互连基板具有在第一主表面和第二主表面之间的互连区，第一主表面形成有连接到半导体芯片的多个顺序排列的第一和第二信号电极。互连区具有：芯基板；形成在其两个表面上的互连层；多个第一通孔以及穿过第一主表面上的互连层的多个第一通路，用于形成阻抗匹配电容。各个第一通孔在与第一信号电极隔开第一互连长度的位置处连接到第一信号互连，并且各个第一通路在与第二信号电极隔开基本上与第一互连长度相等的第二互连长度的位置处连接到第二信号互连。

公开(公告)号：CN106663660B

公开(公告)日：2019-11-05

申请号：CN201480081265.7

申请日：2014-12-24

Applicant: 瑞萨电子株式会社

Inventor： 及川隆一 ,  落合俊彦 ,  仮屋崎修一 ,  萱岛祐治 ,  木田刚

IPC: H01L23/32 ,  H01L23/00 ,  H01L23/12 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18 ,  H05K3/46

Abstract: 半导体装置包括搭载在搭载于配线基板的中介部上且经由中介部而彼此电连接的第一及第二半导体部件。并且，中介部的多个配线层具有从作为基准的主面侧依次层叠的第一配线层、第二配线层及第三配线层。并且，在中介部的夹在第一半导体部件和第二半导体部件之间的第一区域中，第三配线层中的基准电位用配线的比例比第一配线层中的基准电位用配线的比例大。并且，在第一区域中，第一配线层中的信号用配线的比例比第三配线层中的信号用配线的比例大。

公开(公告)号：CN109671683A

公开(公告)日：2019-04-23

申请号：CN201811190306.2

申请日：2018-10-12

Applicant: 瑞萨电子株式会社

Inventor： 仮屋崎修一 ,  土屋惠太 ,  冈安义隆 ,  白井航

IPC: H01L23/31 ,  H01L23/498

Abstract: 半导体器件具有布线衬底，布线衬底上安装有半导体芯片。布线衬底的布线层具有布线。该布线具有在截面图中沿“X”方向延伸的主布线单元和沿“Y”方向延伸的多个子布线单元，并且被供给有电源电位。布线层具有布线。该布线具有在截面图中沿“X”方向延伸的主布线单元和沿“Y”方向延伸的多个子布线单元，并且被供给有参考电位。子布线单元和子布线单元具有端部单元和在与端部单元相对的一侧的端部单元，并且沿“X”方向交替布置在主布线单元之间。过孔布线耦合到端部单元。