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Patent Agency Ranking
公开(公告)号：KR1020170102662A
公开(公告)日：2017-09-12
申请号：KR1020160025047
申请日：2016-03-02
Applicant: 삼성전자주식회사
CPC classification number: H01L29/0653 , H01L29/0673 , H01L29/42392 , H01L29/4983 , H01L29/513 , H01L29/66439 , H01L29/66553 , H01L29/6656 , H01L29/66742 , H01L29/775 , H01L29/7853 , H01L29/786
Abstract: 반도체장치및 그제조방법이제공된다. 상기반도체장치는기판, 상기기판과이격되고, 제1 방향으로연장되는제1 나노와이어, 상기제1 나노와이어의둘레를감싸고, 상기제1 방향과교차하는제2 방향으로연장되고, 서로반대되는제1 및제2 측벽을포함하는게이트전극, 상기게이트전극의상기제1 측벽상에형성되고, 상기제1 나노와이어가관통되는제1 게이트스페이서, 상기게이트전극의상기제2 측벽상에형성되고, 상기제1 나노와이어가관통되는제2 게이트스페이서, 상기게이트전극의적어도일측에, 상기제1 나노와이어와연결된소오스/드레인에피층및 상기제1 나노와이어와상기기판사이에서상기제1 게이트스페이서와상기제2 게이트스페이서를서로연결하는스페이서커넥터를포함한다.
Abstract translation: 提供了一种半导体器件及其制造方法。 该半导体器件包括衬底，和从该衬底分隔开，围绕所述第一纳米线，在第一方向上延伸的第一纳米线的外周，并且在第二方向交叉的第一方向相反延伸的，彼此 形成在栅电极第一mitje，形成在所述的第一侧壁，所述栅电极，所述所述栅电极和第一栅极隔离物，它是所述第一纳米线的通包括两个侧壁的第二侧壁， 通过第二栅极隔离物的第一纳米线一个，之间的栅电极，所述第一皮层，以与纳米线和所述第一纳米线和所述基板与所述第一栅极隔离件相关联的源极/漏极中的至少一个侧 以及将第二栅极间隔件彼此连接的隔离连接器。
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公开(公告)号：KR1020160118113A
公开(公告)日：2016-10-11
申请号：KR1020150071868
申请日：2015-05-22
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 본발명의실시예들에따른반도체메모리장치는기판상에수직으로적층된게이트전극들및 상기게이트전극들을관통하는수직채널부를포함하는적층구조체, 일방향으로상기적층구조체를가로지르며, 상기수직채널부와연결되는비트라인, 및상기적층구조체상에상기게이트전극들과연결되어복수의층들로적층되며, 제 1 도전라인들및 제 2 도전라인들을포함하는도전라인들을포함하되, 상기기판에서제 1 높이에배치된제 1 도전라인들의개수와제 1 높이와다른레벨에위치하는제 2 높이에배치된제 2 도전라인들의개수는서로다를수 있다.
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公开(公告)号：KR1020170139208A
公开(公告)日：2017-12-19
申请号：KR1020160071200
申请日：2016-06-08
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/8234 , H01L29/66
CPC classification number: H01L29/66795 , H01L29/0676 , H01L29/4236 , H01L29/495 , H01L29/66545 , H01L29/6656 , H01L29/66666
Abstract: 본발명의일 실시예에따른반도체장치의제조방법은, 기판상에복수의반도체층들및 복수의희생층들을교대로적층하는단계, 상기복수의희생층들의일부제거하는단계, 상기복수의희생층들의일부가제거된영역들에스페이서들을형성하는단계, 및상기복수의희생층들을게이트전극으로치환하는단계를포함할수 있다. 각각의희생층은상기반도체층들에인접한제1 영역및 상기제1 영역사이에위치하며상기제1 영역과다른조성을갖는제2 영역을포함하는반도체장치의제조방법.
Abstract translation: 根据本发明实施例的制造半导体器件的方法包括：在衬底上交替地层叠多个半导体层和多个牺牲层;去除多个牺牲层的一部分; 在部分层已被去除的区域中形成间隔物，并且用栅极电极替换多个牺牲层。 其中每个牺牲层包括与半导体层相邻的第一区域和位于第一区域之间并且具有与第一区域不同的成分的第二区域。
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公开(公告)号：KR1020170138625A
公开(公告)日：2017-12-18
申请号：KR1020160070494
申请日：2016-06-07
Applicant: 삼성전자주식회사
IPC: H01L29/423 , H01L29/10 , H01L29/08 , H01L29/78 , H01L29/66
CPC classification number: H01L27/1203 , H01L27/0207 , H01L29/42392 , H01L29/66742 , H01L29/66772 , H01L29/7856 , H01L29/78654 , H01L29/78684 , H01L29/78696 , H01L2029/7858
Abstract: 본발명의실시예에따른반도체소자는반도체층 상에배치된절연막, 상기절연막상에배치되는제 1 채널패턴, 상기제 1 채널패턴상에배치되고, 서로수평적으로이격된제 2 채널패턴들, 상기절연막상에배치되며, 상기제 2 채널패턴들을감싸는게이트패턴및 상기제 2 채널패턴들사이에배치된소오스/드레인패턴을포함하되, 상기제 1 채널패턴은상기절연막과접촉할수 있다.
Abstract translation: 根据本发明实施例的半导体器件包括设置在半导体层上的绝缘层，设置在绝缘层上的第一沟道图案，设置在第一沟道图案上的第二沟道图案， 设置在绝缘膜上并围绕第二沟道图案的栅极图案以及设置在第二沟道图案之间的源极/漏极图案，其中第一沟道图案与绝缘膜接触。
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公开(公告)号：KR101745647B1
公开(公告)日：2017-06-12
申请号：KR1020150071868
申请日：2015-05-22
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 본발명의실시예들에따른반도체메모리장치는기판상에수직으로적층된게이트전극들및 상기게이트전극들을관통하는수직채널부를포함하는적층구조체, 일방향으로상기적층구조체를가로지르며, 상기수직채널부와연결되는비트라인, 및상기적층구조체상에상기게이트전극들과연결되어복수의층들로적층되며, 제 1 도전라인들및 제 2 도전라인들을포함하는도전라인들을포함하되, 상기기판에서제 1 높이에배치된제 1 도전라인들의개수와제 1 높이와다른레벨에위치하는제 2 높이에배치된제 2 도전라인들의개수는서로다를수 있다.
Abstract translation: 根据本发明的具有一个衬底上的栅极和包括通过所述栅极电极延伸的垂直沟道部的层叠结构，在整个多层结构的一个方向，垂直沟道部上垂直堆叠的实施例的半导体存储器件 并且导电线连接到堆叠结构上的栅电极并堆叠成多层，导电线包括第一导线和第二导线， 1设置在位于在多个所述第一高度和所述不同水平设置在所述高度在所述第一导电线的第二高度的第二导电线的数目可以是彼此不同的。
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